[发明专利]设计集成电路的方法及其系统

说明书

本发明提供一种设计集成电路的方法及其系统。所述设计集成电路的方法包括：产生配线数据，所述配线数据对应于集成电路中所包含的网，所述配线数据包括与所述网对应的配线的金属层信息及所述配线的物理信息；利用所述配线数据中所包含的所述配线的所述物理信息来执行时序分析，以产生时序分析数据；以及根据所述时序分析数据来改变所述集成电路的布局。

[相关申请的交叉参考]

本申请主张在2017年4月28日在韩国知识产权局提出申请的韩国专利申请第10-2017-0055660号的优先权，所述韩国专利申请的公开内容全文并入本申请供参考。

技术领域

本发明概念涉及一种集成电路，且更具体来说，涉及一种通过时序延迟来设计集成电路的的方法及其系统。

背景技术

可基于标准单元来设计集成电路。具体来说，可通过放置用于界定集成电路的标准单元以及对所放置的标准单元进行路由来产生集成电路的布局。接着使用路由数据来制作集成电路。

发明内容

根据示例性实施例的一方面，提供一种设计集成电路的方法，所述方法包括：使用至少一个处理器从放置及路由数据产生配线数据，所述配线数据对应于集成电路中所包含的网，所述配线数据包括与所述网对应的配线的金属层信息及所述配线的物理信息；使用所述至少一个处理器、利用所述配线数据中所包含的所述配线的所述物理信息来执行时序分析，以产生时序分析数据；以及根据所述时序分析数据来改变所述集成电路的布局。

根据示例性实施例的另一方面，提供一种设计集成电路的方法，所述方法包括：使用至少一个处理器执行合成运算，以从关于集成电路的输入数据产生网表；使用所述至少一个处理器来放置及路由标准单元，以产生布局数据及配线数据，所述标准单元使用所述网表来定义所述集成电路；使用所述至少一个处理器从所述布局数据提取寄生分量；以及使用所述至少一个处理器基于所述布局数据及所述配线数据、根据时序约束条件来执行所述集成电路的时序分析。

根据示例性实施例的另一方面，提供一种设计集成电路的方法，所述方法包括：使用至少一个处理器从放置及路由数据产生配线数据，所述配线数据包括：集成电路中所包含的一个或多个网；以及对于所述一个或多个网中的每一个网，形成与所述网对应的配线的一个或多个金属层以及所述一个或多个金属层中的每一个金属层上的所述配线的配线长度；使用所述至少一个处理器、基于所述网中所包含的所述一个或多个金属层的工艺变化来执行所述一个或多个网中的每一个网的时序分析，以产生时序分析数据；以及根据所述时序分析数据来改变所述集成电路的布局。

根据示例性实施例的另一方面，提供一种设计集成电路的方法，所述方法包括：使用至少一个处理器从标准单元的放置及路由数据产生配线数据，所述标准单元界定集成电路，所述配线数据包括与所述集成电路中所包含的网对应的至少一条配线的层信息及所述至少一条配线的物理信息；使用所述至少一个处理器通过基于所述配线数据执行对包括所述网的时序路径的时序分析来产生时序分析数据，其中所述物理信息包括所述至少一条配线的工艺变化。

根据示例性实施例的另一方面，提供一种设计集成电路的方法，所述方法包括：使用至少一个处理器从标准单元的放置及路由数据产生配线数据，所述标准单元界定集成电路，所述配线数据包括与所述集成电路中所包含的网对应的至少一条配线的层信息及所述至少一条配线的物理信息；使用所述至少一个处理器从所述放置及路由数据提取寄生分量；使用所述至少一个处理器通过利用所述配线数据中所包含的所述配线的所述物理信息及所提取的所述寄生分量执行时序分析来产生时序分析数据，其中所述物理信息包括所述至少一条配线的工艺变化。