[发明专利]半导体器件及其制造方法

说明书

本公开涉及半导体器件及其制造方法。一种半导体器件包括：多个存储单元串；位线；以及互连，其将至少两个存储单元串联接至位线。存储单元串通过对应的互连能被联接至对应的位线。交替的存储单元串通过对应的不同的互连能被联接至不同的位线。

本申请是申请日为2013年10月8日且题为“半导体器件”的第201310464865.9号发明专利申请的分案申请。

技术领域

本发明总的发明概念涉及半导体器件，更具体地，涉及垂直型存储器件。

背景技术

为了实现较高的性能和较低的成本，对提高半导体器件的密度存在持续的需求。尤其地，半导体器件的密度是产品定价的重要决定因素。因为传统二维半导体存储器件的密度主要由单位存储单元占据的面积决定，所以该密度受到精细构图技术水平的显著影响。然而，需要超高成本的设备来实现这样的精细图案。因此，在提高二维半导体存储器件的密度方面依然存在限制。

发明内容

在一个实施方式中，一种半导体器件包括：多个垂直堆叠存储单元串、位线、以及互连，所述互连将至少两个垂直堆叠存储单元串联接至所述位线。

在另一实施方式中，互连的一部分在第一方向上延伸，且位线在第二方向上延伸。

在一些实施方式中，位线基本上平行于互连延伸。

在一个实施方式中，所述至少两个存储单元串沿第二方向设置，且在第一方向上偏离位线，以及所述互连的所述部分沿第一方向突出。

在另一实施方式中，位线、互连和所述至少两个存储单元串被称作第一位线、第一互连和第一组至少两个存储单元串，半导体器件还包括：第二位线、以及第二互连，所述第二互连将第二组至少两个存储单元串联接至第二位线。

在一个实施方式中，第一互连的一部分在第一方向上突出，第二互连在与第一方向相反的方向上突出。

根据本发明概念的一个方面，一种方法包括：形成多个存储单元串；将互连联接到至少两个所述存储单元串；以及将位线联接至所述互连。

根据本发明概念的另一方面，一种制造半导体器件的方法包括：在半导体衬底上方形成缓冲电介质层；在缓冲电介质层上方反复形成牺牲层和绝缘层的堆叠；形成穿过牺牲层和绝缘层的堆叠延伸从而连接至半导体衬底的垂直柱；通过构图缓冲电介质层、牺牲层和绝缘层从而暴露部分衬底来形成分隔区；去除构图过的牺牲层以形成凹进区，所述凹进区暴露垂直柱的部分侧壁；在凹进区内形成信息存储元件；在凹进区内的信息存储元件上形成导电层，从而形成包括第一和第二串选择线的存储单元串，第一和第二串选择线彼此间隔开；在垂直柱上形成第一接触；在第一接触上形成子互连，以将垂直柱与第一和第二串选择线互连；在第一和第二子互连上形成第二接触；以及在第二接触上形成位线，其中第一子互连和第二子互连通过第二接触被连接至不同的相邻的位线。

附图说明

由于附图及其详细说明，本发明概念将变得更明白。其中描绘的实施方式借助示例的方式提供，而非借助限制的方式提供，其中相同的附图标记指代相同或相似的元件。附图不必按比例绘制，相反，重点在于示出本发明概念的多个方面。

图1是根据本发明概念的多个实施方式的存储器件的框图；

图2是示出图1中存储单元阵列的一示例的框图；

图3是根据本发明概念的第一实施方式的垂直型存储器件的存储块的透视图；

图4A至图4I是图3中“A”的放大图；

图5A、图5C和图5D是图3中的垂直型存储器件的顶部俯视图，图5B是沿图5A中的线A-A'截取的截面图；

图6A至图12A是与图5A对应的顶部俯视图，图6B至12B是与图5B对应的截面图；