[发明专利]避免制程期间电荷所影响的方法、制造方法与集成电路

说明书

本发明为用于防止存储器系统(例如，NAND闪存)受到制程期间电荷的影响的系统、方法、电路与包含计算机可读取存储介质(computer‑readable mediums)的装置。该方法包含：形成第一连线与第二连线，其中第一连线用以将二极管的第一节点连接至与即将被制造的一个或多个存储单元耦接的存储单元连接线，且第二连线用以将二极管的第二节点连接至控制电路。据此，在制造存储器时，累积于存储单元上的制程期间电荷经由导通路径而被放电至接地端。其中，导通路径是由因制程期间电荷所引起的第一电压而对二极管顺向偏压，并据以致能控制电路将电流导通至接地端所形成；以及，在制造存储器与存储器执行操作的同时，将第二电压施加于控制电路而对该二极管逆向偏压并因而关闭导通路径。

技术领域

本发明是有关于一种避免存储单元受到制程期间电荷影响的方法、存储器系统的制造方法与集成电路，且特别是有关于一种提供导电路径使制程期间电荷放电，进而避免存储单元受到制程期间电荷影响的方法、存储器系统的制造方法与集成电路。

背景技术

天线效应可能使厂商在制造金属氧化物半导体(metal-oxide-semiconductor，简称为MOS)集成电路的时候，引起良率与可靠度的问题。制程期间实质累积的电荷可能会损坏装置。在等离子体辅助制程(例如，高密度等离子体(high density plasma，简称为HDP)与等离子体辅助化学气相沉积(plasma enhanced chemical vapor deposition，简称为PECVD))、薄膜沉积(thin film depositions)与后端线路(back end ofline，简称为BEOL)的刻蚀制程的期间，皆可能产生此种制程期间电荷(in-process charges)的影响。

在某些情况下中，等离子体电荷效应会对硅-氧化物-氮化物-氧化物-硅(silicon-oxide-nitride-oxide-silicon，简称为SONOS)电荷捕捉装置产生很大的影响。在部分的闪存装置中，采用PN二极管保护或多晶硅熔丝(poly fuse)保护。部分现有技术的互补式金属氧化物半导体(complementary metal-oxide-semiconductor，简称为CMOS)逻辑制程采用天线规则(antenna rule，简称为AR)检查金属栅极端相对于栅极端区域的可容许比率(allowable ratio)。一旦检查结果发现违反天线规则，可采用数种方式解决，例如，通过改变绕线层(routing layer)而将栅极端就近连接至最高的金属层；在栅极端的附近加入穿孔，用以将栅极端连接至最高的金属层；或者，在距离晶体管的源极端/漏极端较远处，形成并加入逆向二极管。其中该逆向二极管在p-基板内具有n+注入，或在n-型阱内具有p+注入。

发明内容

本揭露是描述防止存储器系统(例如，非挥发性存储器系统如NAND闪存)的存储单元受到制程期间电荷影响的系统与技术。

本揭露的一方面为一种防止存储器内的存储单元受到制程期间电荷影响的方法。该方法的特征包含以下步骤：形成一第一连线，用以将第一二极管的第一节点连接至与即将被制造的一或多个第一存储单元耦接的第一存储单元连接线，以及形成第二连线，用以将第一二极管的第二节点连接至控制电路。据此，在制造存储器时，累积在第一存储单元的制程期间电荷经由导通路径而被放电至接地端，其中导通路径是由因制程期间电荷所引起的第一电压对第一二极管顺向偏压并因而致能控制电路将电流导通至该接地端所形成；以及在制造该存储器之后与在操作该存储器的时候，通过将第二电压施加于控制电路而对第一二极管逆向偏压的方式关闭该导通路径。

控制电路可包含晶体管。晶体管可包含PMOS型晶体管与PNP双载流子结晶体管(bipolar junction transistor，简称为BJT)的其中一个。晶体管可包含与第一二极管的第二节点耦接的源极端、与接地端耦接的漏极端，以与栅极端。晶体管的栅极端可经由电容而耦接至接地端。在部分的实现方式中，第一连线以及第二连线形成于第一金属层之上。该方法可以更包含以下步骤：于存储器与控制电路上随后形成第二金属层，藉以完成制造存储器并通过将晶体管的栅极端耦接于晶体管的源极端而禁能晶体管。