[发明专利]一种组合逻辑电路抗单粒子错误的选择性加固方法

说明书

本发明旨在针对目前存在的软错误使组合逻辑电路的可靠性降低而现有解决软错误的方法带来的巨大功耗和面积消耗的问题，提供一种组合逻辑电路抗单粒子错误的选择性加固方法，包括步骤：拓扑排序处理；预先设置各输出端权重；计算错误传播概率：计算某一门产生错误传播到各输出端的错误传播概率一，错误传播概率一乘以相应的输出端权重得到错误传播概率二，取所有输出端得到的错误传播概率二中的最大值，即为所述门的错误传播概率；根据计算得到的各个门的错误传播概率，生成门错误传播概率排序表，根据需求的加固百分比选择相应数量的门进行加固，最后输出加固后的电路网表。本发明提高电路软错误可靠性的同时减小电路面积和功耗开销。

技术领域

本发明涉及微电子集成电路设计技术领域，尤其涉及一种组合逻辑电路抗单粒子错误的选择性加固方法。

背景技术

晶体管密度和运行频率的增加是半导体行业技术发展的重要优势。然而随着技术的发展，晶体管尺寸到达纳米尺度后也带来了一些新的挑战，尤其是对电路的可靠性设计而言。更小的特征尺寸、更高的逻辑单元密度、收缩的节点电容、较低的工作电压以及较短的逻辑路径都会导致集成电路中由辐射效应诱发的单粒子事件的脆弱性或软错误中的脆弱性显著增加。当一个高能粒子打击到存储元件(例如DRAM或SRAM)的一个敏感区域时，可能会发生软错误从而导致该元件上的位翻转。类似地，当打击到组合逻辑电路时，也会出现单粒子瞬态脉冲错误。一种常见的解决单粒子错误的方法是TMR，即三模冗余，其实现是将电路中各个元件都复制两份后一起接入到一个投票器上。这样，当粒子打击到一个元件引起错误时，其他的两个复制元件通过投票器就能将这个错误屏蔽以达到提高电路可靠性的目的。三模冗余方法的缺陷也是显而易见的：功耗和面积开销接近原电路的3倍。

发明内容

本发明旨在针对目前存在的软错误使组合逻辑电路的可靠性降低而现有的解决软错误的方法带来的巨大的功耗和面积开销的问题，提供一种组合逻辑电路抗单粒子错误的选择性加固方法，提高电路抗击软错误可靠性的同时减小电路的面积和功耗开销。

为解决上述技术问题，本发明采用以下技术方案。

一种组合逻辑电路抗单粒子错误的选择性加固方法，其特征在于：包括以下步骤：

1)拓扑排序处理：读取输入电路网表文件，得到电路连接关系，从表示电路连接关系的邻接矩阵中获得电路各门的拓扑序列，即获得电路中从输入端到输出端的所有门的顺序序列；

2)预先设置各输出端权重；

3)计算错误传播概率：计算某一门产生错误传播到各输出端的错误传播概率一，错误传播概率一乘以相应的输出端权重得到错误传播概率二，取所有输出端得到的错误传播概率二中的最大值，即为该门的错误传播概率；

4)根据步骤3)计算得到的各个门的错误传播概率，生成所有门的错误传播概率排序表，根据需求的加固百分比，在错误传播概率排序表中选择相应数量的门进行加固，最后输出加固后的电路网表。

本发明的有益效果在于：本发明通过一种组合逻辑电路抗单粒子错误的选择性加固算法，降低了普通三模冗余带来的巨大的功耗和面积开销，提高了电路的可靠性，通过运用拓扑排序加快了算法的运算速度同时也适应未来晶体管的工艺发展。

附图说明

图1是本发明的方法流程图；

图2是本发明的拓扑排序处理流程图；

图3是本发明的一种具体实施例中C17测试电路示意图；

图4是本发明的一种具体实施例中C499仿真结果示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚，下面结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。