[发明专利]布线结构和具有该布线结构的半导体封装

说明书

本发明涉及一种布线结构和半导体封装。该布线结构包括第一布线图案，一介电层和一虚(dummy)结构。该第一布线图案包括具有一宽度W1和一表面积A的一导电焊盘和具有一宽度W2并电连接到该导电焊盘的一导电迹线，其中((W1*W2)/A)*100％≦约25％。该介电层覆盖该第一布线图案，且该虚结构邻近该导电线路。

技术领域

本发明涉及一种布线结构，包括一布线结构的一种半导体封装，制造该布线结构的一种方法以及制造该半导体封装的一种方法。本公开涉及包括一虚(dummy)结构的一种布线结构，该虚结构能够提供改善该布线结构的一电镀均匀性。

背景技术

使半导体器件小型化在某些实施方案中是可以期望的。半导体器件的小型化可以提供改善的器件性能并降低器件制造成本。半导体器件的布线结构中的精细线路设计是这种小型化的一个例子。一种精细线路设计的布线结构可以包括导电迹线和导电焊盘。在某些实施方案中，导电焊盘的一宽度可以在约15微米(μm)至约200微米的范围内，其可以大于在约2μm至约10μm的一范围内的导电迹线的一宽度。在完成布线结构的电镀之后，可以在该布线结构上形成一介电层或一钝化层以覆盖该些导电迹线和导电焊盘。随后可以在该介电层或该钝化层中形成一开口以暴露该些导电焊盘。

精细线路布线设计可能是复杂且具有挑战性的。特定而言，在一制造工艺期间，电镀均匀性可能是一布线结构的需要考虑的问题。在某些实施方案中，电镀均匀性被控制在10％以内(例如，在其上实施电镀的两个或两个以上区域中的每一个的电镀量在个别区域之间会有不同，而此不同不超过该些两个或两个以上区域的电镀的平均厚度的10％)。如果导电焊盘的一宽度远大于导电迹线的工艺宽度，则在电镀工艺期间，在导电焊盘上的一电镀溶液的金属离子的一沉积速率将高于金属离子在导电迹线上的金属离子的一沉积速率。结果，导电焊盘的一厚度可以大于导电迹线的一厚度，这可以形成一厚度间隙(厚度差异)。厚度间隙可以对一布线结构具有至少两个显着的影响。一种是应力可能集中在导电焊盘和导电迹线的拐角处或连接处，使得该布线结构可能承受导电迹线龟裂的风险。第二潜在的影响是，如果该布线结构的一厚度薄，例如，对于至少一些工业实施方案，导电迹线的一厚度为大约2μm，则在电镀期间，导电焊盘的一厚度可以增长到大约4μm或者4μm以上，并且如果提供具有大约4μm厚度的一介电层或一钝化层，则该介电层或该钝化层可能不能完全覆盖该些导电焊盘，这可能导致该布线结构的电气问题，例如泄漏。

此外，如果使用相对较厚的一介电层，一钝化层或一经堆叠多层的钝化来覆盖布线结构，则放置在导电焊盘上的该介电层或该钝化层的一厚度会增加。因此，整个布线结构可能变得更厚，而可能不符合布线结构的某些厚度规格(例如，某些工业标准规格)。则整个布线设计可能需要修改和更改。

发明内容

本发明所提供的一个优点是减小电镀之后的一种布线结构的导电焊盘和导电迹线的厚度差异。根据本发明的某些实施例，一种布线结构包括一第一布线图案，一介电层和一虚结构。该第一布线图案包括具有一宽度W1和一表面积A的一导电焊盘和具有一宽度W2并电连接到该导电焊盘的一导电迹线，其中((W1×W2)/A)×100％≤约25％。该介电层覆盖该第一布线图案，且该虚结构邻近该导电线路

根据本发明的某些实施例，一半导体封装包括上述布线结构。该半导体封装可以包括电连接到该布线结构的一半导体芯片以及覆盖该半导体芯片的一密封剂。

附图说明

图1是根据布线结构的某些比较设计的一种布线结构的俯视图。

图2A及图2B是分别示出了图1所示的布线结构的横截面图。

图3A示出了根据本发明的一第一层面的布线结构的某些实施例的俯视图。

图3B示出了图3A所示根据本发明的该第一层面的该布线结构的横截面图的某些实施例。

图4示出了根据本发明的一第二层面的包括一虚结构的布线结构的俯视图的某些实施例。