[发明专利]用于为重定时的电路系统自动实现补偿重置的方法和装置

说明书

补偿初始化模块可被自动插入设计中以补偿在重置下更改设计行为的寄存器重定时。在集成电路的初始配置和解冻后，设备配置电路系统可提供调整序列长度以及开始信号到初始化模块以适当重置在集成电路上实现的重定时的用户逻辑。自动初始化模块可控制c周期初始化过程并且向用户逻辑指示何时c周期初始化已完成。用户逻辑可随后开始用户指定的重置序列。在用户指定的重置序列结束时，在集成电路上实现的用户逻辑可开始正常操作。备选的是，用户重置请求可也触发自动初始化模块以开始重置过程。

背景技术

本发明涉及集成电路，并且更具体地说，涉及为集成电路设计内的寄存器实现延迟的重置。

从一个技术节点到下一技术节点的每一次转变已产生了更小的晶体管几何结构并且因此在集成电路管芯上每单位面积实现的潜在更多功能性。如由减少的互连和单元延迟证明的，同步集成电路已进一步受益于此发展，这已经促成了性能提高。

为进一步提高性能，已提议诸如寄存器重定时的解决方案，其中在组合逻辑的部分之中移动寄存器，由此实现在寄存器之间延迟的更平衡分布，并且因此可在潜在更高的时钟频率操作集成电路。

典型地，使用时钟边缘触发的触发器来实现寄存器。在重定时前，在集成电路上电时，这些数字触发器也被供电到初始状态，但此初始状态可是未知的。因此，重置序列典型地被提供到触发器以重置触发器并将它们带到已知重置状态。

然而，在重定时后，重定时的集成电路可与在重定时前的集成电路表现不同。在某些情况下，在重定时前提供到触发器的相同重置序列将不对重定时的触发器起作用。因此，将希望的是计及在重定时期间移动的触发器，来为重定时的触发器提供更新的重置序列并实现使用更新的重置序列来重置重定时的触发器的电路系统。

本文中的实施例正是出现在此上下文内。

发明内容

本发明一般涉及集成电路，并且更具体地说，涉及用于使用由计算机辅助设计（CAD）工具生成的延迟的重置序列，自动重置重定时的电路系统的方法和装置。在集成电路设计计算器件上实现的CAD工具经常用于执行寄存器移动操作（例如，寄存器重定时、寄存器复制、寄存器合并）以改进电路设计的总体电路性能。

为使用延迟的重置序列来准确地重置重定时的电路系统，集成电路可包括逻辑电路系统、配置电路系统和初始化模块。可在每时钟域基础上使用原始重置序列来重置逻辑电路系统。逻辑电路系统可将用于给定时钟域的时钟信号提供到初始化模块。初始化模块可接收可使用初始化模块内的同步电路来同步到时钟信号的来自配置电路系统或逻辑电路系统的重置触发信号（例如，来自配置电路系统的开始信号或来自逻辑电路系统的重置请求信号）。同步电路可生成对应同步的重置触发信号。

初始化模块可包括接收同步的重置触发信号的计数器电路。编程逻辑电路系统以实现定制逻辑功能的配置电路系统也可提供对应于原始重置序列的计数值到计数器电路。初始化模块可被插进在逻辑电路系统与配置电路系统之间以将原始重置序列自动延迟计数值数量的时钟周期。因此，初始化模块中的计数器电路可提供计数信号到初始化模块中的重置控制电路。

计数器电路已计数c个时钟周期时，重置控制电路可断言输送到逻辑电路系统的输出信号（例如，重置控制信号）。响应于去断言的重置触发信号，重置控制电路可去断言输出信号。这构成在重置控制信号与重置触发信号之间的握手操作。

逻辑电路系统可包括重置状态机，其接收来自重置控制电路的重置控制信号（或简称为控制信号）。重置状态机可响应于指示在用户逻辑电路的操作期间的错误的接收的错误信号，输出请求信号。重置状态机也可将重置信号输出到用户逻辑电路，更具体地说，到用户逻辑电路内的寄存器，以实现重置序列（例如，调整序列、原始序列等）。

从附图和下面的详细描述中，本发明的另外的特征、它的性质和各种优势将更加显而易见。

本发明提供了如下的技术方案：

1. 一种集成电路，包括：