[发明专利]半导体装置

权利要求书

1.一种半导体装置，其特征在于具备：

输入接收器；以及

数据输入用锁存电路，连接到所述输入接收器；且

所述数据输入用锁存电路包含：

第1反相器，基于从所述输入接收器接收到的输入信号而输出第1信号；

第2反相器，基于第1选通信号而输出第1时钟信号；

第3反相器，基于所述第1选通信号的反转信号即第2选通信号而输出第2时钟信号；

第1时钟产生电路，连接到所述第2反相器的输出端子，产生跃迁开始相对于所述第1时钟信号的逻辑电平的跃迁开始来说延迟、且跃迁速度比所述第1时钟信号的所述逻辑电平的跃迁速度快的第3时钟信号；

第2时钟产生电路，连接到所述第3反相器的输出端子，产生跃迁开始相对于所述第2时钟信号的逻辑电平的跃迁开始来说延迟、且跃迁速度比所述第2时钟信号的所述逻辑电平的跃迁速度快的第4时钟信号；

第4反相器，根据所述第3及第4时钟信号输出所述第1信号的反转信号；以及

数据锁存电路，根据第3及第4时钟信号将所述第4反相器的输出信号锁存；且

所述第1时钟产生电路包含：

第1PMOS晶体管，栅极连接到所述第2反相器的所述输出端子，源极连接到电源电压端子，漏极连接到所述第1时钟产生电路的输出端子；以及

第1NMOS晶体管，栅极连接到所述电源电压端子，源极及漏极中的任一者连接到所述第2反相器的输入端子，源极及漏极中的任意另一者连接到所述第1时钟产生电路的所述输出端子；且

所述第2时钟产生电路包含：

第2NMOS晶体管，栅极连接到所述第3反相器的所述输出端子，源极接地，漏极连接到所述第2时钟产生电路的输出端子；以及

第2PMOS晶体管，栅极接地，源极及漏极中的任一者连接到所述第3反相器的输入端子，源极及漏极中的任意另一者连接到所述第2时钟产生电路的所述输出端子。

2.一种半导体装置，其特征在于具备：

输入接收器；及

数据输入用锁存电路，连接到所述输入接收器；且

所述数据输入用锁存电路具备：

第1反相器，基于从所述输入接收器接收到的输入信号而输出第1信号；

第2反相器，基于第1选通信号而输出第1时钟信号；

第3反相器，基于所述第1选通信号的反转信号即第2选通信号而输出第2时钟信号；

第4反相器，根据所述第1及第2时钟信号输出所述第1信号的反转信号；

第1延迟电路，输出使所述第1选通信号比所述第1时钟信号延迟所得的第3时钟信号；

第2延迟电路，输出使所述第2选通信号比所述第2时钟信号延迟所得的第4时钟信号；以及

数据锁存电路，根据所述第3及第4时钟信号将所述第4反相器的输出信号锁存；且

所述第1延迟电路的输入端子连接到所述第2反相器的输入端子，所述第1延迟电路输出所述第1延迟电路的输入信号的反转延迟信号，

所述第2延迟电路的输入端子连接到所述第3反相器的输入端子，所述第2延迟电路输出所述第2延迟电路的输入信号的反转延迟信号。

3.一种半导体装置，其特征在于具备：

输入接收器；以及

数据输入用锁存器，连接到所述输入接收器；且

所述数据输入用锁存器具备：

第1反相器，基于从所述输入接收器接收到的输入信号而输出第1信号；

修正电路，能够基于第1选通信号及所述第1选通信号的反转信号即第2选通信号而输出第1及第2时钟信号，并修正所述第1及第2时钟信号的至少1个的占空比；

第2反相器，基于所述第1时钟信号而输出第3时钟信号；

第3反相器，基于所述第2时钟信号而输出第4时钟信号；

第4反相器，根据所述第3及第4时钟信号输出所述第1信号的反转信号；以及

数据锁存电路，根据所述第3及第4时钟信号将所述第4反相器的输出信号锁存；且

所述修正电路在所述第2选通信号的第1逻辑电平的期间比第2逻辑电平的期间短的情况下，使所述第1时钟信号的所述第1逻辑电平的所述期间比所述第2选通信号的所述第1逻辑电平的所述期间长。

4.一种半导体装置，其特征在于具备：

输入接收器；以及

数据输入用锁存电路，连接到所述输入接收器；且

所述数据输入用锁存电路包含：

第1反相器，基于从所述输入接收器接收到的输入信号而输出第1信号；

修正电路，能够基于第1选通信号及所述第1选通信号的反转信号即第2选通信号而输出第1及第2时钟信号，并修正所述第1及第2时钟信号的至少1个的占空比；

第2反相器，基于所述第1时钟信号而输出第3时钟信号；

第3反相器，基于所述第2时钟信号而输出第4时钟信号；

第1时钟产生电路，连接到所述第2反相器的输出端子，产生跃迁开始相对于所述第3时钟信号的逻辑电平的跃迁开始来说延迟、且跃迁速度比所述第3时钟信号的所述逻辑电平的跃迁速度快的第5时钟信号；

第2时钟产生电路，连接到所述第3反相器的输出端子，产生跃迁开始相对于所述第4时钟信号的逻辑电平的跃迁开始来说延迟、且跃迁速度比所述第4时钟信号的所述逻辑电平的跃迁速度快的第6时钟信号；

第4反相器，根据所述第5及第6时钟信号输出所述第1信号的反转信号；

第1延迟电路，输出使所述第1时钟信号比所述第5时钟信号延迟所得的第7时钟信号；

第2延迟电路，输出使所述第2时钟信号比所述第6时钟信号延迟所得的第8时钟信号；以及

数据锁存电路，根据所述第7及第8时钟信号将所述第4反相器的输出信号锁存。