[发明专利]一种基于FPGA的同步混合延时型DPWM模块

权利要求书

1.一种基于FPGA的同步混合延时链型DPWM模块，其特征是包括：上升沿触发电路、下降沿触发电路、占空比同步译码电路、寄存器和锁相环时钟产生电路；

所述下降沿触发电路包括：两个相移同步电路、加法进位链复位信号产生电路；

所述占空比同步译码电路获取n位占空比信号并进行分段处理，将所述n位占空比信号中的第n位到第m位占空比信号D₁[n-1:m-1]发送给所述上升沿触发电路，将第m-1位到第m-2位占空比信号D₂[m-2:m-3]进行译码处理后，得到四位二进制信号D₂[3：0]，表示其中一个相移信号有效，将二进制信号D₂[3：0]与触发信号trig进行与门获得同步延时输出，产生一个触发信号并发送给所述下降沿触发电路，将第m-3位到第0位占空比信号D₃[m-4:0]进行译码处理后，得到2^m-4位数字信号D₃[N：0]发送给所述下降沿触发电路；其中，N=(2^m-3)-1；

所述锁相环时钟产生电路接收外部时钟信号并产生四个相位两两相差90°的时钟信号，将第一时钟信号clk0发送给所述上升沿触发电路，将第一时钟信号clk0、第二时钟信号clk1、第三时钟信号clk2和第四时钟信号clk3发送给所述下降沿触发电路；

所述上升沿触发电路根据所述第一时钟信号clk0进行计数，并将计数结果与所述第n位到第m位占空比信号D₁[n-1:m-1]进行比较，当计数结果小于D₁[n-1:m-1]时，所述上升沿触发电路产生上升沿并发送给所述寄存器的时钟端，从而使得所述寄存器产生上升沿；否则，将所述计数结果清零后，产生触发信号trig发送给所述下降沿触发电路；

所述下降沿触发电路中的两个相移同步电路分别根据所述四个时钟信号对所述触发信号trig进行相移处理后产生四个同步信号， 并利用乒乓操作选择一个相移同步电路输出的四个同步信号的处理结果发送给所述加法进位链复位信号产生电路，另一个相移同步电路输出的四个同步信号的进行复位；

所述加法进位链复位信号产生电路对所述同步信号进行加法进位操作，得到下降沿产生信号fall并发送给所述寄存器的复位端，从而使得所述寄存器产生下降沿；

由所述寄存器产生的上升沿和下降沿构成脉宽调制信号PWM。

2.根据权利要求1所述的基于FPGA的同步混合延时链型DPWM模块，其特征是，所述相移同步电路包括：四个寄存器、四个与门和一个四输入或门；

第一个寄存器根据所述第一时钟信号clk0，将所述触发信号trig发送给第一个与门的输入端，所述第一个与门根据另一个输入端接收的所述四位数字信号D₂[3：0]中的第0位数字信号D₂[0]并进行处理，得到的第一结果发送给所述四输入或门；

第二个寄存器根据所述第二时钟信号clk1，将所述触发信号trig发送给第二个与门的输入端，所述第二个与门根据另一个输入端接收的所述四位数字信号D₂[3：0]中的第1位数字信号D₂[1]并进行处理，得到的第二结果发送给所述四输入或门；

第三个寄存器根据所述第三时钟信号clk2，将所述触发信号trig发送给第三个与门的输入端，所述第三个与门根据另一个输入端接收的所述四位数字信号D₂[3：0]中的第2位数字信号D₂[2]并进行处理，得到的第三结果发送给所述四输入或门；

第四个寄存器根据所述第四时钟信号clk3，将所述触发信号trig发送给第四个与门的输入端，所述第四个与门根据另一个输入端接收的所述四位数字信号D₂[3：0]中的第3位数字信号D₂[3]并进行处理，得到的第四结果发送给所述四输入或门；

所述四输入或门最终输出加法链触发信号trig_delay作为所述相移同步电路输出的四个同步信号的处理结果。