[发明专利]高频电路中对称的抗辐射锁存器

说明书

本发明公开了高频电路中对称的抗辐射锁存器，涉及电路领域，包括：输入节点D、反相器INV1、传输门TG1、C单元构成的反馈回路、反相器INV4和输出信号Q按顺序连接形成一条通路，经过通路形成对称的D‑M‑E回路和D‑N‑E回路；D‑M‑E回路包括PMOS管并经过节点M，节点M与PMOS管漏极或源极连接并控制NMOS管MN3和PMOS管MP4的通断；D‑N‑E回路包括NMOS管并经过节点N，节点N与NMOS管漏极或源极连接并控制PMOS管MP2和NMOS管MN4的通断；输出信号Q通过自身反馈回路控制PMOS管MP3和NMOS管MN2的通断。优点在于：传输延迟低、面积开销较小、功耗较低。

技术领域

本发明涉及电路技术领域，更具体涉及高频电路中对称的抗辐射锁存器。

背景技术

在现生活中，随着半导体技术的发展，集成电路尺寸减小，供电电压降低，芯片处理速度加快的同时，却增加了集成电路对辐射引起的软错误的敏感性。原本只在航空航天中出现的软错误问题，如今却出现在人们日常工业生产中。软错误问题严重影响了微电子系统的稳定性，因此，许多容忍软错误的设计被提出。按照发生对象，高能粒子诱发软错误的原因有两种：SEU(Single Event Upset，单事件翻转)和SET(Single Event Transient，单事件瞬态)。在锁存器、触发器发生的称为SEU，在组合逻辑中发生的称为SET。在文献《SEUTolerant Latch Based on Error Detection》(She X,Li N,Tong J.IEEE Transactionson Nuclear Science,2012,59(1):211-214.)中提出了一种基于错误检测的SEU容忍锁存器设计；在文献《A TMR scheme for SEU mitigation in scan flip-flops》(R.Oliveira,A.Jagirdar,and T.J.Chakraborty,inProc.8thInt.Symp.QualityElectronic Design,Mar.26–28,2007,pp.905–910.)中提出的TMR锁存器是一种经典的SEU容忍锁存器设计。

现有技术中，三模冗余(Triple Modular Redundancy，TMR)锁存器、高性能SEU容忍锁存器(High Performance SEU-Tolerant latch,HPST)、抗辐射设计(RadiationHardened by Design，RHBD)锁存器，这些锁存器传输延迟高、面积开销巨大、功耗较高。这些锁存器面积开销大，则制造出来的产品的体积就会增大；功耗太高，则会使得集成电路在短时间内产生大量的热，会对器件产生一定的影响；延迟时间过长会使得器件的反应过程变长。

发明内容

本发明所要解决的技术问题在于锁存器的传输延迟高、面积开销巨大、功耗较高，提供高频电路中对称的抗辐射锁存器。

本发明是通过以下技术方案解决上述技术问题的，具体技术方案如下：

高频电路中对称的抗辐射锁存器，包括：输入节点D、第一反相器INV1、传输门TG1、C单元构成的反馈回路、第四反相器INV4和输出信号Q、第二PMOS管MP2、第二NMOS管MN2、第三PMOS管MP3、第三NMOS管MN3、第四PMOS管MP4、第四NMOS管MN4；将所述输入节点D、所述第一反相器INV1、所述传输门TG1、所述C单元构成的反馈回路、所述第四反相器INV4和所述输出信号Q按照顺序进行连接并形成一条通路，经过所述通路形成对称的D-M-E回路和D-N-E回路，节点E是C单元构成的反馈回路的输出端；所述D-M-E回路包括至少一个PMOS管并经过节点M，所述节点M与所述D-M-E回路中的PMOS管漏极或源极连接并控制所述第三NMOS管MN3的通断和所述第四PMOS管MP4的通断；所述D-N-E回路包括至少一个NMOS管并经过节点N，所述节点N与所述D-N-E回路中的NMOS管漏极或源极连接并控制第二PMOS管MP2的通断和所述第四NMOS管MN4的通断；所述输出信号Q通过自身反馈回路控制所述第三PMOS管MP3和所述第二NMOS管MN2的通断。