[发明专利]非易失性存储器装置及其编程方法

说明书

本发明涉及一种非易失性存储器装置和存储器系统，该非易失性存储器装置包括：存储器单元阵列，其包括连接至多条字线和多条位线的多个存储器单元；行解码器，其构造为选择性地控制所述多条字线；页缓冲器，其包括分别对应于所述多条位线的多个锁存器；以及控制电路，其构造为响应于在编程循环的运行操作期间产生的挂起请求，在所述多个存储器单元的编程操作的编程循环的验证操作终止之后，控制非易失性存储器装置进入挂起状态。

相关申请的交叉引用

本申请要求于2017年1月9日在韩国知识产权局提交的韩国专利申请No.10-2017-0002922的优先权，该申请的整个内容以引用方式并入本文中。

技术领域

本公开涉及一种非易失性存储器装置及其编程方法。

背景技术

通常可将半导体存储器装置分为易失性存储器装置和非易失性存储器装置。响应于功率停止，非易失性存储器装置可保持存储的数据而不丢失数据，并且其可用作系统的数据存储装置或者存储器。非易失性存储器装置中的闪速存储器装置可广泛用作替代硬盘的数据存储装置。

当在编程操作中想要执行读操作时，闪速存储器装置可将当前执行的编程操作挂起，执行请求的读操作，然后恢复挂起的编程操作。因此，程序的挂起状态与恢复状态之间的时间间隔可导致编程阈电压分布变差。因此，需要用于防止在程序挂起-恢复操作中编程阈电压分布变差或者降低其变差的可能性的技术。

发明内容

提出实施例以致力于提供一种非易失性存储器装置及其编程方法，所述非易失性存储器装置能够防止编程阈电压分布由于程序挂起-恢复操作而变差或者降低编程阈电压分布变差的可能性。

在本发明构思的一个示例实施例中，提供了一种非易失性存储器装置，该非易失性存储器装置包括：存储器单元阵列，其包括连接至多条字线和多条位线的多个存储器单元；行解码器，其构造为选择性地控制所述多条字线；页缓冲器，其包括分别对应于所述多条位线的多个锁存器；以及控制电路，其构造为响应于在所述多个存储器单元的编程操作的编程循环的运行操作期间产生的挂起请求，在所述编程循环的验证操作终止之后，控制非易失性存储器装置进入挂起状态。

在本发明构思的一个示例实施例中，提供了一种非易失性存储器装置，所述非易失性存储器装置包括：存储器单元阵列，其包括连接至多条字线和多条位线的多个存储器单元；行解码器，其构造为选择性地控制所述多条字线；页缓冲器，其包括分别对应于所述多条位线的多个锁存器；以及控制电路，其构造为：响应于在编程操作的第N编程循环的运行操作期间产生的挂起请求，控制非易失性存储器装置在完成所述运行操作之后进入挂起状态，控制电路构造为：响应于编程操作在进入挂起状态之后被恢复，控制执行第N编程循环的验证操作，并且控制电路构造为：控制第N+1编程循环的编程电压与第N+2编程循环的编程电压之间的差小于第N编程循环的编程电压与第N+1编程循环的编程电压之间的差，其中N是自然数。

在本发明构思的一个示例实施例中，提供了一种对包括多个存储器单元的非易失性存储器装置编程的方法，所述方法包括步骤：对多个对应的存储器单元执行编程操作的第N编程循环；接收挂起请求；验证第N编程循环；以及进入挂起状态，其中N是自然数。

在本发明构思的一个示例实施例中，提供了一种非易失性存储器装置，该非易失性存储器装置包括存储器单元的第一块和存储器单元的第二块，所述非易失性存储器装置构造为：在编程循环的验证操作终止之后，进入挂起状态，非易失性存储器装置响应于在针对存储器单元的第一块的编程操作的运行操作期间产生的挂起请求而进入挂起状态；以及存储器控制器，其构造为控制非易失性存储器装置。

根据示例实施例，可提供所述非易失性存储器装置及其编程方法，所述非易失性存储器装置能够降低编程阈电压分布由于程序挂起-恢复操作而变差的可能性。

附图说明

图1是描述非易失性存储器装置的示图。