[发明专利]一种无运放的带隙基准电路

权利要求书

1.一种无运放的带隙基准电路，包括：带隙核心单元(1)、钳位单元(2)和启动单元(3)；其特征在于：

所述带隙核心单元(1)用于产生零温度系数基准电压VREF；该带隙核心单元(1)设有三个输出端，其中第一输出端输出钳位电压VB；第二输出端输出钳位电压VA；第三输出端作为整个带隙基准电路的输出，并输出零温度系数基准电压VREF；

所述钳位单元(2)设有三个输入端和一个输出端；其中第一输入端连接钳位电压VA，第二输入端连接钳位电压VB，第三输入端连接启动信号Vstart；其输出端连接至带隙核心单元(1)的第三输出端，构成负反馈环路；该钳位单元(2)用于保证钳位电压VA与钳位电压VB相等，从而进一步保证零温度系数基准电压VREF的稳定输出；

所述启动单元(3)设有一个输入端和一个输出端，其输入端连接钳位电压VB；其输出端输出启动信号Vstart；该启动单元(3)在上电时保证带隙核心单元(1)和钳位单元(2)迅速进入正常工作状态，并且在其正常工作后及时关断，减少电路功耗；

该启动单元(3)包括第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6，第六NPN三极管Q6和第五电阻R5；其中所述第三PMOS管MP3与第五PMOS管MP5，其栅极相连构成电流镜结构，其源极共同连接电源电压VDD；该第三PMOS管MP3的漏极与自身栅极相连并连接至所述第六NPN三极管Q6的集电极；该第五PMOS管MP5的漏极通过第五电阻R5连接至GND；所述第六NPN三极管Q6，其发射极连接GND，其基极作为启动单元(3)的输入端连接钳位电压VB；所述第四PMOS管MP4，其源极连接电源电压VDD，其栅极连接GND，其漏极连接所述第六PMOS管MP6的源极；所述第六PMOS管MP6，其栅极连接第五PMOS管MP5的漏极，其漏极作为启动单元(3)的输出端输出启动电压Vstart。

2.根据权利要求书1所述的无运放的带隙基准电路，其特征在于：所述带隙核心单元(1)包括第三NPN三极管Q3、第四NPN三极管Q4，第一电阻R1、第二电阻R2、第三电阻R3和第四电阻R4；其中：

所述第三NPN三极管Q3，其发射极连接GND，其基极与自身集电极相连并连接至第四NPN三极管Q4的基极，共同作为带隙核心单元(1)的第二输出端输出钳位电压VA；

所述第四NPN三极管Q4，其发射极连接GND，其集电极作为带隙核心单元(1)的第一输出端输出钳位电压VB；

所述第二电阻R2，其一端连接第三NPN三极管Q3的集电极，其另一端与所述第一电阻R1的一端相连；

所述第一电阻R1的另一端作为带隙核心单元(1)的第三输出端输出零温度系数基准电压VREF；

所述第三电阻R3，其一端连接第四NPN三极管Q4的集电极，其另一端连接至第一电阻R1和第二电阻R2的公共端。

3.根据权利要求书1所述的无运放的带隙基准电路，其特征在于：所述钳位单元(2)包括第一NPN三极管Q1、第二NPN三极管Q2、第五NPN三极管Q5，第一PMOS管MP1、第二PMOS管MP2和第一NMOS管MN1；其中：

所述第一PMOS管MP1与第二PMOS管MP2，其栅极相连构成电流镜结构，其源极共同连接电源电压VDD；该第一PMOS管MP1的漏极与自身栅极相连并连接至所述第二NPN三极管Q2的集电极；该第二PMOS管MP2的漏极连接所述第五NPN三极管Q5的集电极，并作为钳位单元(2)的第三输入端连接启动信号Vstart；

所述第一NPN三极管Q1，其集电极连接电源电压VDD，其基极与第二PMOS管MP2的漏极相连，其发射极作为钳位单元(2)的输出端并连接至带隙核心单元(1)的第三输出端，构成负反馈环路；

所述第二NPN三极管Q2，其发射极连接GND，其基极作为钳位单元(2)的第一输入端连接钳位电压VA；

所述第五NPN三极管Q5，其发射极连接GND，其基极作为钳位单元(2)的第二输入端连接钳位电压VB；

所述第一NMOS管MN1，其栅极与第二PMOS管MP2的漏极相连，其漏极和源极共同连接GND。