[发明专利]形成用于纳米线FET器件的栅极间隔件的方法

说明书

一种形成环形栅半导体器件的方法，包括：提供在其上具有层状鳍片结构的衬底，该层状鳍片结构包括沟道部和牺牲部，沟道部和牺牲部各自沿层状鳍片结构的长度延伸，其中层状鳍片结构覆盖有替换栅极材料。在层状鳍片结构上方的替换栅极材料上形成有伪栅极，其中该伪栅极具有沿层状鳍片结构的长度延伸的临界尺寸。该方法还包括在伪栅极正下方形成栅极结构，该栅极结构包括金属栅极区和设置在金属栅极区的相反侧上的栅极间隔件，其中栅极结构的总临界尺寸等于伪栅极的临界尺寸。

相关申请的交叉引用

本申请基于并要求于2016年11月14日提交的美国临时申请第62/421,528号的优先权的权益，其全部内容通过引用并入本文中。

技术领域

本公开内容涉及一种制造诸如集成电路以及用于集成电路的晶体管和晶体管部件的半导体器件的方法。

背景技术

半导体器件的制造(特别是在微观尺度上)涉及各种制造工艺，诸如成膜沉积、蚀刻掩模产生、图案化、材料蚀刻和去除，以及掺杂处理，这些工艺被重复执行以在衬底上形成期望的半导体器件元件。历史上，通过微制造，已经在一个平面中产生晶体管，其中布线/金属化形成在这种平面上方，并且因此已经被表征为二维(2D)电路或2D制造。缩放工作大大大地增加了2D电路中每单位面积的晶体管数目，但是随着缩放进入到个位数位纳米半导体器件制造节点，缩放工作正面临着更大的挑战。半导体器件制造商已经表达了对晶体管堆叠在彼此顶部上的三维(3D)半导体器件的期望。仍然继续需要提供对改进的和高性能半导体器件的缩放，以及需要相应的制造工艺。

发明内容

本公开内容的一个目的是提供改善电气性能和可靠性的3D半导体器件及方法。这些和其它目的由本文中公开的实施方案包括以下编号的示例性方面提供。

(1)一种形成环形栅(gate-all-around)半导体器件的方法，包括：提供在其上具有层状鳍片结构的衬底，该层状鳍片结构包括沟道部和牺牲部，沟道部和牺牲部各自沿层状鳍片结构的长度延伸，其中层状鳍片结构覆盖有替换栅极材料。在层状鳍片结构上方的替换栅极材料上形成伪栅极，其中所述伪栅极具有沿层状鳍片结构的长度延伸的临界尺寸。该方法还包括在伪栅极正下方形成栅极结构，所述栅极结构包括金属栅极区和设置在金属栅极区的相反侧上的栅极间隔件，其中栅极结构的总临界尺寸等于伪栅极的临界尺寸。

(2)根据方面1所述的方法，其中提供衬底包括提供具有Si沟道部和SiGe牺牲部的层状鳍片结构。

(3)根据方面2所述的方法，其中Si沟道部包括多个Si层，并且SiGe牺牲部包括多个SiGe层，Si层与SiGe层交替地堆叠。

(4)根据方面1所述的方法，其中形成伪栅极包括：在替换栅极材料上形成伪栅极材料层，以及去除部分伪栅极材料，使得伪栅极材料的剩余部分具有限定具有临界尺寸的伪栅极的相反边缘。

(5)根据方面4所述的方法，其中形成栅极结构包括使用伪栅极作为掩模以各向异性蚀刻替换栅极材料，使得替换栅极材料的相反侧壁表面与伪栅极的相反边缘对准。

(6)根据方面5所述的方法，其中形成栅极结构还包括将侧向凹陷各向同性蚀刻到替换栅极材料的相反侧壁表面的每个中，以及用栅极间隔件材料填充侧向凹陷。

(7)根据方面6所述的方法，其中用栅极间隔件材料填充侧向凹陷包括：用栅极间隔件材料覆盖衬底，以及使用伪栅极作为掩模以各向异性蚀刻栅极间隔件材料，使得栅极间隔件材料的相反侧壁表面与伪栅极的相反边缘对准。

(8)根据方面6所述的方法，其中各向同性蚀刻包括蚀刻到等于栅极间隔件的期望厚度的侧向深度。

(9)根据方面6所述的方法，其中侧向深度限定栅极结构的金属栅极区的临界尺寸。