[发明专利]用于仿真的基于波形的重构

权利要求书

1.一种包括存储的指令的非暂态计算机可读介质，所述指令在由处理器执行时引起所述处理器：

接收多个逻辑电路的计算机化模型；

确定所述多个逻辑电路的一部分，所述一部分被连接成回路；

确定要跟踪的信号，所述信号对应于被连接成所述回路的所述一部分的两个逻辑电路之间的连接；

生成文件，所述文件描述(i)所述多个逻辑电路的所述计算机化模型，以及(ii)所确定的信号；以及

将所述文件传输到仿真器以用于仿真所述多个逻辑电路并且根据所述文件跟踪所确定的信号。

2.根据权利要求1所述的存储指令的非暂态计算机可读介质，其中用于确定所述多个逻辑电路的被连接成所述回路的所述一部分的指令还包括引起所述处理器执行以下操作的指令：

选择所述多个逻辑电路中的逻辑电路；

确定第一标志还是第二标志与所述逻辑电路相关联，所述第一标志指示所述逻辑电路已经被检查，所述第二标志指示所述逻辑电路尚未被检查；

响应于确定所述逻辑电路与所述第一标志相关联，将第三标志与所述逻辑电路相关联，所述第三标志指示所述逻辑电路是所述多个逻辑电路的被连接成所述回路的所述一部分中的电路；

响应于确定所述逻辑电路与所述第二标志相关联，将所述第一标志与所述逻辑电路相关联；以及

选择所述多个逻辑电路中具有耦合到所述逻辑电路的输出的输入的后续逻辑电路。

3.根据权利要求1所述的存储指令的非暂态计算机可读介质，还包括在由所述处理器执行时引起所述处理器执行以下操作的指令：

从与所述多个逻辑电路的所述一部分之间的连接相对应的信号中确定最小数目的要跟踪的信号，

其中所述文件还描述所确定的最小数目的要跟踪的信号。

4.根据权利要求1所述的存储指令的非暂态计算机可读介质，还包括在由所述处理器执行时引起所述处理器执行以下操作的指令：

确定所述多个逻辑电路的被连接成另一回路的另一部分；以及

将所述多个逻辑电路的所述一部分和所述多个逻辑电路的所述另一部分组合，以形成包围所述回路和所述另一回路的更大回路。

5.根据权利要求1所述的存储指令的非暂态计算机可读介质，还包括在由所述处理器执行时还引起所述处理器执行以下操作的指令：

从所述仿真器接收所确定的信号的波形，所确定的信号由所述仿真器在所述多个逻辑电路的所述一部分的仿真期间针对多个时钟周期进行跟踪；

基于所述计算机化模型，针对所述多个时钟周期中的第一组时钟周期，模拟所述多个逻辑电路的所述一部分；

针对所述多个时钟周期中的第二组时钟周期，省略所述多个逻辑电路的所述一部分的模拟；以及

基于针对所述第一组时钟周期的所述多个逻辑电路的所述一部分的模拟，针对所述多个时钟周期而生成来自所述多个逻辑电路的所述一部分的逻辑电路的输出信号的输出波形，所述逻辑电路的所述输出信号未被所述仿真器跟踪。

6.根据权利要求5所述的非暂态计算机可读介质，其中引起所述处理器针对所述多个时钟周期而生成所述逻辑电路的所述输出信号的所述输出波形的指令还包括在被执行时引起所述处理器执行以下操作的指令：

针对所述第一组时钟周期检测所述逻辑电路的输入信号的输入波形中的周期性图案；

针对所述第一组时钟周期确定所述周期性图案在所述输入信号的所述输入波形中的重复次数；以及

基于所述周期性图案和所述周期性图案的所述重复次数，针对所述多个时钟周期生成所述逻辑电路的所述输出信号的所述输出波形。

7.根据权利要求6所述的非暂态计算机可读介质，其中所述逻辑电路的所述输入信号由所述仿真器跟踪，或者是另一逻辑电路的输出信号。

8.根据权利要求6所述的非暂态计算机可读介质，其中引起所述处理器针对所述多个时钟周期生成所述逻辑电路的所述输出信号的所述输出波形的指令还包括在被执行时引起所述处理器执行以下操作的指令：

针对所述第二组时钟周期生成所述逻辑电路的所述输出信号的、处于预定状态的所述输出波形。