[发明专利]处理被处理体的方法有效
申请号: | 201780068805.1 | 申请日: | 2017-11-02 |
公开(公告)号: | CN109923648B | 公开(公告)日: | 2023-06-23 |
发明(设计)人: | 田端雅弘;久松亨;木原嘉英;本田昌伸 | 申请(专利权)人: | 东京毅力科创株式会社 |
主分类号: | H01L21/3065 | 分类号: | H01L21/3065;H05H1/46 |
代理公司: | 北京尚诚知识产权代理有限公司 11322 | 代理人: | 龙淳;刘芃茜 |
地址: | 日本*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 处理 方法 | ||
一实施方式是一种处理被处理体的方法,该被处理体包括:含有硅氧化物的被蚀刻层、设置于被蚀刻层上的掩模和设置于掩模的使被蚀刻层露出的槽,在该方法中反复执行如下流程:生成含氮的第一处理气体的等离子体以在被蚀刻层的露出面的原子层形成包含该等离子体所含离子的混合层,生成含氟的第二处理气体的等离子体以利用该等离子体所含的自由基除去混合层,从而按原子层除去被蚀刻层,由此对被蚀刻层进行蚀刻。第二处理气体的等离子体包含自由基,该自由基能够除去含有硅氮化物的混合层。
技术领域
本发明的实施方式涉及一种处理被处理体的方法。
背景技术
作为使用等离子体处理装置的被处理体的等离子体处理中的一种,有等离子体蚀刻。等离子体蚀刻所使用的抗蚀剂掩模由光刻技术形成,在被蚀刻层形成的图案的极限尺寸依赖于由光刻技术形成的抗蚀剂掩模的分辨率。但是,抗蚀剂掩模的分辨率存在分辨率极限。对电子器件的高集成化的要求越来越高,要求形成尺寸比抗蚀剂掩模的分辨率极限小的图案。因此,如专利文献1记载的那样,提出了一种通过在抗蚀剂掩模上形成硅氧化物膜,调整该抗蚀剂掩模的尺寸,使由该抗蚀剂掩模提供的开口的尺寸缩小的技术。因此,如专利文献1记载的那样,提出了一种通过在抗蚀剂掩模上形成硅氧化物膜,调整该抗蚀剂掩模的尺寸,使由该抗蚀剂掩模提供的开口的尺寸缩小的技术。
现有技术文献
专利文献
专利文献1:日本特开2004-80033号公报
发明内容
发明要解决的技术问题
另一方面,由于伴随着近来的电子器件的高集成化的微小化,在被处理体上的形成图案期间对层叠结构所包含的有机膜等进行蚀刻的情况下,要求高精度的最小线宽(CD:Critical Dimension,临界尺寸)的控制。现有技术中,在SiO2膜垂直地设置10[nm]以下的细缝的情况下,使用沉积性的CxFy类气体,由此可获得与掩模的选择比。但是,因CxFy类气体产生的沉积物有可能引发细缝的开口的闭塞。因此,在使用CxFy类气体在SiO2膜上形成10[nm]以下的细缝的情况下,会发生蚀刻量(由蚀刻形成的狭缝的深度)与选择比之间的此消彼长(trade off)。因此,期望有一种在对含有硅氧化物的被处理体进行的蚀刻中,良好地维持着一边与掩模之间的选择比一边形成细缝的技术。
用于解决技术问题的技术手段
在一方式中,提供一种处理被处理体的方法。被处理体包括被蚀刻层、设置于该被蚀刻层上的掩模和设置于该掩模的槽(细缝),该槽从该掩模的表面形成至被该蚀刻层使该被蚀刻层露出。该方法反复执行包括如下工序的流程:第一工序,其在收纳有被处理体的等离子体处理装置的处理容器内生成第一处理气体的等离子体,经由槽在被蚀刻层的表面的原子层形成包含该等离子体所含的离子的混合层;第二工序,其在执行了第一工序后,对处理容器内的空间进行吹扫;第三工序,其在执行了第二工序后,在处理容器内生成第二处理气体的等离子体,利用该第二处理气体的等离子体所含的自由基除去混合层;和第四工序,其在执行了第三工序后,对处理容器内的空间进行吹扫,从而按原子层除去被蚀刻层,由此对该被蚀刻层进行蚀刻。被蚀刻层含有硅氧化物,第一处理气体含氮,第二处理气体含氟。而且,在第三工序中生成的第二处理气体的等离子体包含自由基,该自由基能够除去含有硅氮化物的混合层。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造