[发明专利]计算机实现的方法和执行计算机实现的方法的系统

说明书

提供计算机实现的方法和执行计算机实现的方法的系统，并提供各种技术以有效地实现在可编程逻辑器件(PLD)中包含时钟和/或数据恢复电路系统和/或解串器的用户设计。在一个示例中，一种方法包括接收串行数据流，使用至少一个格雷码振荡器测量串行数据流中的信号转变之间的时间段，以及通过至少部分地将所测量的时间段与一个或多个校准时间段进行比较来生成与串行数据流相对应的恢复后的数据信号。在另一示例中，一种系统包括：被配置为在串行数据流中的信号转变之间递增格雷码计数的格雷码振荡器；以及被配置为近似地在信号转变处将格雷码计数转换为多个二进制计数的格雷码转换器，每个二进制计数对应于串行数据流中的一个或多个信号转变之间的时间段。

相关申请的交叉引用

本专利申请要求于2016年9月8日提交的题为“CDR IN PROGRAMMABLE LOGIC”的美国临时专利申请62/385,247、于2016年9月9日提交的题为“CDR IN PROGRAMMABLE LOGIC”的美国临时专利申请62/385,359、于2016年9月9日提交的题为“CDR IN PROGRAMMABLELOGIC”的美国临时专利申请62/385,437和于2017年1月30日提交的题为“CDR IN PLB”的美国临时专利申请62/452,213的优先权和权益，所有这些专利申请的全部内容通过引入并入本文。

技术领域

本发明总体上涉及可编程逻辑器件，并且更具体地涉及可编程逻辑器件中的时钟和/或数据恢复。

背景技术

可编程逻辑器件(PLD)(例如，现场可编程门阵列(FPGA)、复杂可编程逻辑器件(CPLD)、现场可编程片上系统(FPSC)或其他类型的可编程器件)可以配置有各种用户设计以实现期望的功能。通常，用户设计被合成并且映射到可配置资源(例如，可编程逻辑门、查找表(LUT)、嵌入式硬件或其他类型的资源)和特定PLD中可用的互连。然后可以确定合成和映射的用户设计的物理放置和布线以为特定PLD生成配置数据。

PLD通常用于对串行化输入数据流进行解串，并且因此通常利用有限数目的专用解串器块来实现，这些块可以用于从输入数据流中恢复或提取串行化数据。然而，这样的块需要相当大的面积以便在PLD中实现，并且可以用于实现包含这样的专用解串器块的用户设计的对应布线资源是有限的。此外，这样的块通常采用锁相环或准确时钟来对数据流进行过采样，这会对一般布线并且特别是时钟相关电路造成很大的时序负担，所有这些在相对便宜的PLD中都可能是有限供应的。这样的约束可能严重地限制可以在PLD中实现的用户设计的范围，可能导致PLD性能降低，并且可能显著地增加确定PLD的连接布线所需要的时间和处理资源。

附图说明

图1示出了根据本公开的实施例的可编程逻辑器件(PLD)的框图。

图2示出了根据本公开的实施例的用于PLD的逻辑块的框图。

图3示出了根据本公开的实施例的用于PLD的设计过程。

图4示出了根据本公开的实施例的用于PLD的时钟和/或数据恢复解串器的示意图。

图5示出了根据本公开的实施例的串行数据流分组。

图6示出了根据本公开的实施例的用于PLD的时钟和数据恢复解串器的框图。

图7-图9示出了根据本公开的实施例的用于PLD的格雷码振荡器实现。

图10-图11示出了根据本公开的实施例的用于PLD的格雷到二进制转换器实现。

图12-图15示出了根据本公开的实施例的实现用于PLD的数据恢复解串器的电路系统的框图。

图16示出了根据本公开的实施例的用于PLD的格雷振荡器实现。

图17示出了根据本公开的实施例的用于PLD的时钟和/或数据恢复解串器的框图。