[发明专利]具有用于执行浮点快速傅立叶变换和复数乘法的专用处理块的集成电路

说明书

提供了具有专用处理块的集成电路。专用处理块可以包括一个实数加法阶段和一个实数乘法器阶段。乘法器阶段可以同时将其输出馈送到加法阶段并且直接馈送到邻近的专用处理块。加法阶段还可以并行产生和与差输出。四个这样的专用处理块的群可以被连接成链以实现基数‑2快速傅立叶变换（FFT）蝶形。多个基数‑2蝶形可以被堆叠以形成还要更高阶基数的蝶形。如果期望的话，专用处理块还可以用于实现复数乘法运算。可以将三个或四个专用处理块链接在一起，并且与专用处理块之外的一个或多个加法器一道，能生成复数乘积的实和虚部。

此申请要求对2016年9月27日提交的美国专利申请No. 15/277,955的优先权，其通过引用以其整体被结合于本文中。

技术领域

本发明一般涉及集成电路，并且具体地说，涉及具有浮点算术电路的集成电路。

背景技术

可编程逻辑器件（PLD）包括被设计成允许用户按照用户的具体需要定制电路的逻辑电路，诸如查找表（LUT）和基于乘积的和（sum-of-product）的逻辑。此可配置逻辑通常被分成称为逻辑元件（LE）的单独逻辑电路。LE可以在一起被编成群以形成可以被配置成共享相同资源（例如寄存器和存储器）的更大逻辑块，其被称为逻辑阵列块（LAB）。除了此可配置逻辑，PLD还包括被用于连接LE和LAB的输入和输出的可编程互连或路由电路。此可编程逻辑和路由电路的组合被称为软逻辑。

除了软逻辑，PLD还可以包括实现特定预定义逻辑功能的专用处理块，并且因而不能由用户进行配置。这种专用处理块可以包括已经被部分或完全硬连线以执行一个或多个特定任务（诸如逻辑或数学运算）的PLD上的电路的集中。通常在这种专用处理块中实现的结构的示例包括：加法器、乘法器、算术逻辑单元（ALU）、桶形移位器（barrel-shifter）、各种存储器元件（例如FIFO/LIFO/SIPO/RAM/ROM/CAM块和寄存器文件）、逻辑AND/NAND/OR/NOR阵列等、或其组合。

已经在PLD上提供的专用处理块的一种特别有用的类型是数字信号处理（DSP）块。针对DSP块的常见应用是支持快速傅立叶变换（FFT）和类似的算术运算。例如，Cooley-Tukey FFT算法涉及递归地将FFT运算分解成更小的离散傅立叶变换（DFT），其然后能使用“蝶形”计算进行组合。在基数-2的情况下，其中所述运算接收两个复数输入，并且被分解成两个更小的子变换，所述蝶形计算要求六个实数加法类型运算和四个实数乘法运算（即，加法与乘法的比为1.5）。然而，常规DSP块包括仅一个乘法器和仅一个加法器（即，乘法器与加法器的比为1：1）。结果，常规DSP块对执行的FFT运算不是优化的。

是在此上下文内，出现了本文描述的实施例。

发明内容

此发明一般涉及集成电路，并且更具体地说，涉及包括专用处理块的可编程集成电路。专用处理块可以是用于支持复数算术运算的至少部分硬连线的块，并且有时被称为数字信号处理（DSP）块。

按照实施例，每个DSP块可以包括用于接收第一输入信号的第一输入端口、用于接收第二输入信号的第二输入端口、用于接收第三输入信号的第三输入端口、用于从多个DSP块被连接成链的布置中的先前邻近DSP块接收第四输入信号的第四输入端口、乘法器电路、加法器电路以及第一、第二和第三输出。加法器电路可以是混合加法器，其能并行地在DSP块的第一输出生成和信号并且在DSP块的第二输出生成差信号两者。所述乘法器可以从第一和第二输入端口接收第一和第二输入，并且可以生成对应的乘积信号。