[发明专利]用于减小高速缓冲存储器中的功率消耗及读取误差的高速缓冲存储器时钟产生电路

说明书

提供用于减小高速缓冲存储器中的功率消耗及读取误差的高速缓冲存储器时钟产生电路。在一个方面，高速缓冲存储器时钟产生电路采用检测器电路，所述检测器电路经配置以接收路地址及产生指示高速缓冲读取请求是否产生单路命中的单向命中信号。时钟及启用电路经配置以响应于系统时钟信号及高速缓冲启用信号而产生高速缓冲时钟信号，并且响应于所述高速缓冲时钟信号及读取启用信号而产生高速缓冲读取启用信号。门控电路经配置以响应于单向命中信号、高速缓冲时钟信号及高速缓冲读取启用信号而产生读取时钟信号。感测放大器时钟产生电路经配置以响应于具有定义脉冲宽度的所述读取时钟信号而产生感测放大器时钟信号。

优先权申请

本申请要求2016年9月29日提交的标题为“用于减小高速缓冲存储器中的功率消耗及读取误差的高速缓冲存储器时钟产生电路(CACHE MEMORY CLOCK GENERATIONCIRCUITS FOR REDUCING POWER CONSUMPTION AND READ ERRORS IN CACHE MEMORY)”的第15/280,328号美国专利申请的优先权，所述专利申请的内容通过引用以其全文结合在此。

技术领域

本公开的技术大体上涉及高速缓冲存储器，且更具体来说，涉及减小高速缓冲存储器中的功率消耗及读取误差。

背景技术

存储器单元是计算机数据存储装置的基本构建块，常规上称为“存储器”。举例来说，基于处理器的系统可采用多种类型的存储器，例如，主存储器及高速缓冲存储器。主存储器常规上是安置于芯片上的较大存储器，所述芯片与处理器所在的芯片分离。由于较大尺寸及与处理器分离的位置，主存储器常规上具有较长存储等待时间。高速缓冲存储器是常规上与处理器安置于同一芯片上的更小、更快存储器，以便获得更短存取等待时间。具体来说，高速缓冲存储器可经配置以存储与主存储器或更高级高速缓冲存储器中的频繁存取的存储器地址对应的数据的复本。以此方式，可在更短时间量内检索存储在频繁存取的存储器地址处的数据，由此增加基于处理器的系统的性能。

一种类型的高速缓冲存储器是经配置以将数据存储在称为“路”的N数目个单独分区中的N路组关联高速缓冲存储器。具体来说，N路组关联高速缓冲存储器采用经配置以存储数据的N个数据阵列，及经配置以存储与存储在N个数据阵列中的对应数据相关联的标签的N个标签阵列。响应于高速缓冲读取请求，将所请求数据的标签提供给每个标签阵列。所请求数据的标签与存储在每个标签阵列中的标签相比较。如果所请求数据的标签与存储在N个标签阵列中的一者中的标签匹配，则产生命中，并且从对应于与所述命中相关联的标签阵列的数据阵列中读取所请求数据。另一方面，如果所请求数据的标签与存储在N个标签阵列中的一者中的标签不匹配，则产生未命中，从而导致不读取数据。

问题可起因于上述N路组关联高速缓冲存储器的常规操作。举例来说，可响应于高速缓冲未命中而停用N路组关联高速缓冲存储器的部分，以便减小功率消耗。然而，与读取N路组关联高速缓冲存储器相关联的逻辑可不能够以根据处理器频率要求的频率停用N路组关联高速缓冲存储器内的组件。以此方式，常规的基于处理器的系统求助于减小处理器频率来满足此逻辑的计时局限性。另外，由于软误差读取事件(例如，由于α粒子引起的事件)，可翻转存储于标签阵列中的位。此类位翻转可能导致错误标签比较，这导致用于一次读取操作的N路的多个路中的错误命中/未命中或命中，每个路产生读取误差。以此方式，减小N路组关联高速缓冲存储器中的功率，同时避免可归因于停用高速缓冲读取逻辑及减小由标签中的位翻转引起的读取误差的频率降低将是有利的。

发明内容