[发明专利]图形处理器寄存器重命名机制

说明书

描述了一种处理装置。所述装置包括：图形处理单元(GPU)，所述图形处理单元包括用于处理图形上下文数据的多个执行单元、以及具有用于存储所述图形上下文数据的多个寄存器的寄存器堆；以及寄存器重命名逻辑，所述寄存器重命名逻辑用于通过将所述寄存器堆中的所述多个寄存器逻辑地分区为一组固定寄存器和一组共享寄存器来促进对所述多个寄存器的动态重命名。

技术领域

本文所描述的实施例总体上涉及计算机。更具体地，描述了用于在图形处理器中实施物理寄存器的实施例。

背景技术

图形处理涉及执行用于图像渲染的快速数学计算。可以在作为专用电子电路的图形处理单元(GPU)处执行这种图形工作负荷以快速操纵和更改存储器，从而加速在帧缓冲器中创建旨在输出到显示器的图像。当前GPU设计上可用的寄存器堆的大小(或者物理寄存器的量)对GPU性能和功耗两者都具有较大影响。

为了满足对当代图形工作负荷日益增长的吞吐量需求，GPU依赖于对多个硬件上下文的高度并行执行。在这种并行执行中，每个上下文具有专用的寄存器堆以便实现快速上下文切换。因此，如果分配给硬件上下文的寄存器数量过少，则大量工作负荷将溢出到主存储器，从而导致不期望的性能损失。尽管如此，由于相关联硬件成本和功耗约束，提供过多的芯片上寄存器是不可行的。

附图说明

在所附附图的各图中，以示例方式而不以限制方式对实施例进行说明，其中相同的附图标记指代类似的要素。

图1是根据实施例的处理系统的框图。

图2是处理器的实施例的框图，该处理器具有一个或多个处理器核、集成存储器控制器以及集成图形处理器。

图3是图形处理器的框图，该图形处理器可以是分立的图形处理单元，或可以是与多个处理核集成的图形处理器。

图4是根据一些实施例的图形处理器的图形处理引擎的框图。

图5是图形处理器的另一实施例的框图。

图6图示出线程执行逻辑，该线程执行逻辑包括在图形处理引擎的一些实施例中采用的处理元件的阵列。

图7是图示出根据一些实施例的图形处理器指令格式的框图。

图8是图形处理器的另一实施例的框图。

图9A是图示出根据实施例的图形处理器命令格式的框图，并且图9B是图示出根据实施例的图形处理器命令序列的框图。

图10图示出根据一些实施例的用于数据处理系统的示例性图形软件架构。

图11是图示出根据实施例的可用于制造集成电路以执行操作的IP核开发系统的框图。

图12是图示出根据实施例的可使用一个或多个IP核来制造的示例性芯片上系统集成电路的框图。

图13是图示出根据实施例的可使用一个或多个IP核来制造的芯片上系统集成电路的示例性图形处理器的框图。

图14是图示出根据实施例的可使用一个或多个IP核来制造的芯片上系统集成电路的附加示例性图形处理器的框图。

图15展示了用于促进寄存器重命名的计算设备的一个实施例。

图16展示了常规的寄存器配置。

图17展示了寄存器空间分区的一个实施例。

图18是流程图，展示了寄存器重命名过程的一个实施例。

图19A和图19B展示了变量位释放的实施例。

具体实施方式