[发明专利]至少部分地基于平台电容来控制处理器的电流消耗

说明书

在一个实施例中，处理器包括：至少一个核，用于执行指令；功率控制器，用于控制处理器的功耗；以及存储，用于存储多个条目，所述多个条目用于将动态电容与电流尖峰将暴露至功率递送组件所持续的持续时间相关联。描述并要求保护其他实施例。

技术领域

实施例涉及对系统的功率管理，并且更具体地涉及对多核处理器的功率管理。

背景技术

现代处理器将各种不同的计算组件集成到单个半导体管芯中，并且可被并入日益缩小的形状因子的计算设备。在这些小形状因子计算设备中，期望处理器提供与传统的较大形状因子计算设备相同水平的性能和快捷性(snappiness)。由于形状因子限制，功率递送组件的尺寸和能力受到挑战，功率递送组件像电压调节器、电感器和其他无源功率递送组件。为了确保改善的性能，处理器可理想地尽可能快地退出空闲状态而到活动的高性能状态。退出空闲状态时常包括许多不同的任务，这些任务包括增加去往连接至处理器的一个或多个组件的电压。然而，以快速率增加电压对功率递送组件施加了额外负担或要求增加的组件能力，这会不利地影响性能、成本和/或尺寸。

现代处理器将多个计算组件集成到单个管芯中，并且给定的处理器设计目标可以是并入大量不同形状因子的计算设备中。每个单独形状因子的计算设备伴随着不同的功率递送能力和成本考虑。极小形状因子的设备可能不具有用于将大量电容器容纳为功率递送解决方案的部分的电路板面积，因此可能具有有限的瞬态响应能力。大形状因子设备可具有附加的电容器，但是将大量电容器添加到电压调节器的输出端导致对该大电容充电和放电的较大的浪涌电流，这对于下游的功率递送组件是功率负担。此外，更大电容导致成本增加。

原始设备制造商(OEM)可选择不同的权衡，使得在不同系统中功率递送能力广泛变化。然而，处理器向特定的功率递送能力提供管理中的有限的灵活性。由此，在寻求递送水平增加的性能时，未主张的性能丢失或导致附加的成本/复杂度。

附图说明

图1是根据本发明的实施例的系统的部分的框图。

图2是根据本发明的实施例的处理器的框图。

图3是根据本发明的另一实施例的多域处理器的框图。

图4是包括多个核的处理器的实施例。

图5是根据本发明的一个实施例的处理器核的微架构的框图。

图6是根据另一实施例的处理器核的微架构的框图。

图7是根据又一实施例的处理器核的微架构的框图。

图8是根据更进一步的实施例的处理器核的微架构的框图。

图9是根据本发明的另一实施例的处理器的框图。

图10是根据本发明的实施例的代表性SoC的框图。

图11是根据本发明的实施例的另一示例SoC的框图。

图12是可以与实施例一起使用的示例系统的框图。

图13是可与实施例一起使用的另一示例系统的框图。

图14是代表性计算机系统的框图。

图15是根据本发明的实施例的系统的框图。

图16是图示出根据实施例的用于制造集成电路以执行操作的IP核开发系统的框图。

图17是根据本发明的实施例的处理器的动态电容随各时间间隔变化的图形图示。

图18是根据本发明的实施例的方法的流程图。

图19是根据实施例的用于设计计算平台的方法的流程图。

图20是根据本发明的又一实施例的方法的流程图。

具体实施方式