[发明专利]双数据率命令总线

说明书

一种存储器子系统，包含能够以双数据率操作的命令地址总线。存储器电路包含以2R的数据率操作以从存储器控制器接收命令信息的N个命令信号线。存储器电路包含以R的数据率操作以将命令传送至一个或多个存储器装置的2N个命令信号线。虽然规定了1:2的比率，但是能够使用类似的技术以较高的数据率通过较少的信号线从主机至逻辑电路发送命令信号，逻辑电路然后以较低的数据率通过较多信号线传送命令信号。

相关申请

此申请要求2016年9月30日提交的名称为“DOUBLE DATA RATE COMMAND BUS”的美国申请No.15/282757根据35U.S.C§365(c)的优先权，美国申请No.15/282757依次要求2016年8月26日提交的名称为“DOUBLE DATA RATE COMMAND BUS”的美国临时申请系列No.62/380360的优先权益，于此通过引用并入了美国临时申请系列No.62/380360的全部。

技术领域

描述总体涉及存储器装置，并且更具体的描述涉及双数据率命令总线接口。

版权标记/许可

此专利文档的公开的部分可以含有受到版权保护的材料。版权所有人不反对任何人对专利文档或专利公开如其出现于专利商标局的专利文件或记录中那样进行复制，但是在别的方面，无论如何都保留所有版权。版权标记适用于以下描述的以及其附图中的所有数据，并适用于以下描述的任何软件：版权2016，英特尔公司，版权所有。

背景技术

随着处理器的性能和吞吐量继续提高，从存储器装置至处理器的数据的交换能够在电子器件和计算装置中产生瓶颈。为了提高吞吐量，已经使用了较宽的接口来提高用于在存储器与处理器之间交换信号的信号线的数量。然而，更多的信号线意味着连接器上更多的针脚，导致较大的封装、以及更多的功耗。

在具有诸如双列直插式存储器模块(DIMM)的存储器模块的存储器子系统的情况下，较宽的存储器接口变得物理上难以实现。DIMM典型地具有受约束的DIMM连接器针脚计数，并且较宽接口的使用典型地需要在将如何使用接口的针脚计数之间进行折中。一些DIMM包含缓冲来自主机的输入命令和地址信号的寄存器或其它逻辑装置，其能够减小主机上的负荷。然而，较宽的接口不仅需要用于DIMM连接器的针脚使用折中，而且能够导致较大的寄存器封装，这往往提高成本。另外，较宽的总线需要更多的逻辑(例如，更多的XOR(异或)级)来计算对于信号的奇偶性，与较窄的总线相比，这能够导致较高的吞吐延迟。

附图说明

以下描述包含对图的讨论，图具有通过本发明的实施例的实现范例给出的示例。图应当被理解为范例，而不是进行限制。如于此使用的，对一个或多个“实施例”的引用应当被理解为描述特定特征、结构、和/或包含在本发明的至少一个实现中的特性。从而，于此出现的诸如“在一个实施例中”或“在替代实施例中”的短语描述本发明的各个实施例和实现，并且不必然均指相同的实施例。然而，它们不必然相互排斥。

图1是具有耦合至双数据率命令总线的存储器装置的系统的实施例的框图。

图2是具有存储器模块，具有主机与该模块之间的双数据率命令总线和至该模块上的存储器装置的单数据率命令总线的系统的实施例的框图。

图3A是具有双数据率命令总线的系统的实施例的框图，该双数据率命令总线具有命令信号突发。

图3B是具有双数据率命令总线的系统的实施例的框图，该双数据率命令总线具有交错的命令信号。

图4A是对于双数据率命令总线的相对信号传送定时的实施例的定时图。

图4B是示例双数据率命令总线和单数据率命令总线的相对信号传送定时的实施例的定时图。

图5是经由双数据率命令总线耦合至主机并经由单数据率命令总线耦合至存储器的寄存器的实施例的框图。