[发明专利]基于块的处理器中的加载-存储顺序

说明书

公开了与乱序处理器架构相关的技术。在所公开的技术的一个示例中，处理器包括解码逻辑和发布逻辑。解码逻辑被配置为解码指令块的存储掩码。指令块可以包括加载指令和存储指令。每个加载指令和存储指令包括指定指令块内的加载指令或存储指令的相对程序次序的标识符。存储掩码标识指令块的程序次序内的存储指令的位置。发布逻辑被配置为脱离程序次序地发布指令块中的至少一个指令。发布逻辑可以被配置为使用经解码的存储掩码，以仅在已经发布在加载指令之前的所有存储指令之后才发布加载指令。

背景技术

由于根据摩尔定律预测的持续的晶体管缩放，微处理器受益于晶体管计数、集成电路成本、制造资本、时钟频率和能量效率的持续增益，其中相关联的处理器指令集架构(ISA)几乎没有变化。然而，在过去40年中驱动半导体行业的光刻技术缩放所带来的好处正在减缓甚至逆转。多年来，精简指令集计算(RISC)架构一直是处理器设计中的主要范例。乱序的超标量实现没有表现出面积或性能上的持续改进。相应地，有足够的机会改进处理器ISA以扩展性能改进。

发明内容

公开了用于基于块的处理器指令集架构(BB-ISA)的方法、系统、装置和计算机可读存储设备。所描述的技术和工具可以潜在地改进处理器性能，并且可以被单独实施，或者以彼此的各种组合来实施。如下面将更全面地描述的，所描述的技术和工具可以在数字信号处理器、微处理器、专用集成电路(ASIC)、软处理器(例如，使用可重新配置逻辑在现场可编程门阵列(FPGA)中被实施的微处理器核)、可编程逻辑或其他合适的逻辑电路装置中被实施。如对本领域技术人员来说明显的是，所公开的技术可以在各种计算平台中被实施，包括但不限于：服务器、大型机、手机、智能电话、PDA、手持式设备、手持式计算机、触摸屏平板设备、平板计算机、可穿戴计算机和膝上型计算机。

在所公开的技术的一些示例中，处理器包括解码逻辑和发布逻辑。解码逻辑被配置为解码指令块的存储掩码。指令块可以包括加载指令和存储指令，其中每个加载指令和存储指令包括指定指令块内的加载指令或存储指令的相对程序次序的标识符。存储掩码标识指令块的程序次序内的存储指令的位置。发布逻辑被配置为脱离程序次序地发布指令块中的至少一个指令。发布逻辑可以被配置为使用经解码的存储掩码仅在已经发布在加载指令之前的所有存储指令之后才发布加载指令。

提供本发明内容是为了以简化的形式介绍一些概念，这些概念将在下面的具体实施方式中进一步被描述。本发明内容不旨在标识所要求保护的主题内容的关键特征或必要特征，也不旨在被用来限制所要求保护的主题内容的范围。通过参考附图进行的以下详细描述，所公开的主题内容的前述和其他对象、特征和优点将变得更加明显。

附图说明

图1图示了包括多个处理器核的基于块的处理器，如可以在所公开的技术的一些示例中所使用的。

图2图示了基于块的处理器核，如可以在所公开的技术的一些示例中所使用的。

图3图示了根据所公开技术的某些示例的多个指令块。

图4图示了源代码和相应的指令块的部分。

图5图示了基于块的处理器的头部和指令，如可以在所公开的技术的一些示例中所使用的。

图6是图示基于块的处理器的处理器核的状态的进展的示例的流程图。

图7图示了用于基于块的处理器的程序的指令的示例片段。

图8图示了包括用于在基于块的处理器核上执行指令块的乱序处理器的示例系统，如可以在所公开的技术的一些示例中所使用的。

图9图示了加载-存储发布逻辑的示例，如可以在所公开的技术的一些示例中所使用的。

图10是图示维护加载-存储发布逻辑的加载-存储数据结构的示例方法的流程图，如可以在所公开的技术的一些示例中所执行的。