[发明专利]用于存储器的改进的定时电路

权利要求书

1.一种存储器，包括：

多个存储器单元，布置在存储器阵列大小的存储器阵列区域中；

字线，耦合到所述多个存储器单元；

感测放大器，耦合到所述多个存储器单元中的一个存储器单元；以及

定时电路，耦合到独立于字线译码器的字线时钟，所述定时电路被配置为启用所述感测放大器，其中所述定时电路包括串联布置的延迟级和虚设字线，所述虚设字线被配置为模仿所述字线的至少一部分，

其中所述延迟级被配置为模仿

与所述多个存储器单元中的至少一个存储器单元的负载相对应的负载，以及

所述字线的至少第二部分，其中所述第二部分考虑不同存储器阵列大小的存储器中的字线负载。

2.根据权利要求1所述的存储器，还包括：

位线，被配置为耦合所述感测放大器和所述多个存储器单元中的所述一个存储器单元，其中所述多个存储器单元和所述位线被设置在存储器阵列区域中；以及

虚设位线，被布线在所述存储器阵列区域中以模仿所述位线，其中所述定时电路还被配置为基于所述虚设位线的操作来启用所述感测放大器。

3.根据权利要求1所述的存储器，其中所述字线的所述至少一部分小于所述字线的整体。

4.根据权利要求1所述的存储器，其中所述字线的所述至少一部分近似为所述字线的长度的一半。

5.根据权利要求1所述的存储器，其中所述字线译码器还被配置为驱动所述字线，其中所述延迟级被配置为与所述字线译码器的一部分的延迟相对应。

6.根据权利要求5所述的存储器，其中所述字线译码器的所述一部分包括地址译码器。

7.根据权利要求6所述的存储器，其中所述字线的所述至少一部分近似为所述字线的整体。

8.根据权利要求1所述的存储器，其中所述字线译码器还被配置为驱动所述字线，其中所述字线译码器被配置为输出至少一个译码地址，并且所述延迟级被配置为通过输出虚设译码地址来模仿所述字线译码器。

9.一种用于操作存储器的方法，包括：

断言耦合到多个存储器单元的字线，所述多个存储器单元被布置在存储器阵列大小的存储器阵列区域中；

启用耦合到所述多个存储器单元中的一个存储器单元的感测放大器，其中启用所述感测放大器基于使信号从独立于字线译码器的字线时钟流过串联布置的延迟级和虚设字线，

其中所述虚设字线被配置为模仿所述字线的至少一个第一部分，以及

其中所述延迟级被配置为模仿

与所述多个存储器单元中的至少一个存储器单元的负载相对应的负载，以及

所述字线的至少第二部分，其中所述第二部分考虑不同存储器阵列大小的存储器中的字线负载。

10.根据权利要求9所述的方法，其中启用所述感测放大器还基于操作虚设位线，

其中所述虚设位线被配置为模仿耦合所述感测放大器和所述多个存储器单元中的所述一个存储器单元的位线，并且

其中所述多个存储器单元、所述位线和所述虚设位线被设置在存储器阵列区域中。

11.根据权利要求9所述的方法，其中所述字线的所述至少一部分小于所述字线的整体。

12.根据权利要求9所述的方法，其中所述字线的所述至少一部分近似为所述字线的长度的一半。

13.根据权利要求9所述的方法，其中所述延迟级被配置为与断言所述字线的一部分的延迟相对应。

14.根据权利要求13所述的方法，其中断言所述字线包括对地址进行译码，并且断言所述字线的所述一部分包括对所述地址进行译码。