[发明专利]高深宽比圆筒蚀刻的沉积侧壁钝化技术

说明书

本文的各种实施方案涉及用于在半导体衬底上的电介质材料中形成凹陷特征的方法、装置和系统。以循环方式采用单独的蚀刻和沉积操作。每次蚀刻操作都部分地蚀刻该特征。每个沉积操作在特征的侧壁上形成保护涂层，以防止在蚀刻操作期间对电子材料的横向蚀刻。保护涂层可以使用导致沿着侧壁的基本上整个长度形成保护涂层的方法沉积。在一些实施方案中，保护涂层可以使用具有低粘着系数的特定反应物来沉积。保护涂层还可以使用导致基本上完整的侧壁涂层的特定反应机制来沉积。在一些情况下，使用等离子体辅助原子沉积或等离子体辅助化学气相沉积来沉积保护涂层。

相关申请的交叉引用

本申请要求以下专利的权益：于2016年8月1日提交的名称为“TECHNIQUE TODEPOSIT SIDEWALL PASSIVATION FOR HIGH ASPECT RATIO CYLINDER ETCH,”的美国专利申请号15/225,489，该申请是2016年5月17日提交的名称为“TECHNIQUE TO DEPOSITSIDEWALL PASSIVATION FOR HIGH ASPECT RATIO CYLINDER ETCH,”的美国专利申请号15/157,303的部分继续申请，该申请是2014年12月4日提交的名称为“TECHNIQUE TO DEPOSITSIDEWALL PASSIVATION FOR HIGH ASPECT RATIO CYLINDER ETCH.”的美国专利申请号14/560,414(现为美国专利No.9,378,971)的继续申请。美国专利申请No：15/225,489也是2016年5月24日提交的名称为“TECHNIQUE TO DEPOSIT SIDEWALL PASSIVATION FOR HIGHASPECT RATIO CYLINDER ETCH,”的美国专利申请号15/163,123的部分继续申请，美国专利申请号15/163,123是于2015年5月28日提交的名称为“TECHNIQUE TO DEPOSIT SIDEWALLPASSIVATION FOR HIGH ASPECT RATIO CYLINDER ETCH,”的美国专利申请号14/724,574的部分继续申请(现为美国专利No.9,384,998)，美国专利申请号14/724,574是上述美国专利申请号14/560,414的部分继续申请。本节中提到的每个申请通过引用整体并入本文并用于所有目的。

背景技术

在制造半导体器件期间经常采用的一种工艺是在介电材料中形成蚀刻圆筒体。可以进行这种工艺的示例上下文包括但不限于诸如DRAM和3D NAND结构之类的存储器应用。随着半导体工业的进步和器件尺寸变小，这种圆筒体变得越来越难以以均匀的方式蚀刻，特别是对于具有窄宽度和/或深的深度的高深宽比圆筒体。

发明内容

本文的某些实施方案涉及用于在叠层中形成蚀刻特征的方法和装置，该叠层包括半导体衬底上的介电材料。所公开的实施方案可以利用某些技术在蚀刻特征的侧壁上沉积钝化材料，从而允许以高深宽比进行蚀刻。

在所公开的实施方案的一个方面，提供了一种在包含介电材料的衬底中形成蚀刻特征的方法，所述方法包括：(a)生成包含蚀刻反应物的第一等离子体，将所述衬底暴露于所述第一等离子体，并且部分地蚀刻所述衬底中的所述特征；(b)在(a)之后，预处理所述衬底以在所述特征的侧壁上形成活化的表面基团；(c)在(b)开始之后，在所述特征的侧壁上沉积保护膜，其中所述保护膜沉积为自组装单层膜；以及(d)重复(a)-(c)直到将所述特征蚀刻到最终深度，其中在(c)中沉积的所述保护膜在(a)期间基本上防止了对所述特征的横向蚀刻，并且其中所述特征在其最终深度处具有约5或更大的深宽比。