[发明专利]用于在非均匀计算装置中重排序的方法和设备

说明书

一种数据处理设备包括多级存储器系统、在第一级处耦合到存储器系统的一个或多个第一处理单元以及一个或多个第二处理单元，每个第二处理单元在第二级处耦合到存储器系统。第一重排序缓冲器在第一和第二处理单元执行指令期间维持数据顺序，并且第二重排序缓冲器在由相关联的第二处理单元执行指令期间维持数据顺序。所述第一重排序缓冲器中的条目根据指示符位被配置为单个指令的条目或指向所述第二重排序缓冲器中的条目的指针。所述第二重排序缓冲器中的条目包括指令块开始地址和结束地址以及输入和输出寄存器的指示符。当由所述重排序缓冲器指示的所有输入可用时，指令被释放到处理单元。

本申请涉及以下共同待审的美国专利申请：全部与本申请同日提交的题为“METHOD AND APPARATUS FOR MAINTAINING DATA COHERENCE IN A NON-UNIFORM COMPUTEDEVICE”的申请号15/166,444和题为“METHOD AND APPARATUS FOR REORDERING IN A NON-UNIFORM COMPUTE DEVICE”的申请号15/166,458，这些申请全部并入本文中。

背景技术

诸如片上系统(SoC)之类的数据处理系统可以包含多个处理器主机、多个数据缓存和共享数据资源。多个主机通常具有相同或至少相似的处理能力，因此这种系统可以被称为均匀计算装置(Uniform Compute Device)。从共享数据资源中取回要处理的数据，并将其向上移动到最高级别的缓存(级别1或L1)以进行处理。处理结果被向下移动到最低级别的缓存，并且然后存储在共享数据资源中。这种方法的结果是，当所需数据不可用并且必须从共享数据资源或较低级别的缓存取回时，处理被延迟。

替代的方法是添加“存储器中处理”(processing-in-memory)元件，也被称为“近存储器计算”(compute-near-memory)元件等。在该方法中，逻辑元件和存储器元件(诸如动态随机存取存储器(DRAM))被集成在公共集成电路中。逻辑元素执行在执行之前创建的单独的PIM指令。在每个主机旁添加了用于管理这些指令的特殊处理单元，并且在最后一级缓存旁添加了PIM监测器。在这种方法中，PIM指令的数据路径与正常指令分开。进而，这需要主机、监测器和特殊处理单元之间的重要通信。这种方法的显著缺点是它没有充分利用主机处理器提供的资源。例如，如果访问的数据具有较差的数据局部性(data locality)，则即使主机空闲并且存储器中的处理单元被完全占用，调度器也仍将发送PIM指令以在存储器中(靠近)执行。此外，PIM指令被自动执行，而无需推测。

附图说明

附图提供了视觉表示，这些视觉表示将用于更全面地描述各种代表性实施例，并且本领域技术人员可以使用这些视觉表示来更好地理解所公开的代表性实施例及其固有优点。在这些附图中，相同的附图标记标识对应的元素。

图1是根据各种代表性实施例的数据处理系统的框图。

图2是根据各种代表性实施例的数据处理系统的另一框图。

图3是根据各种代表性实施例的在数据处理系统中发布指令的方法的流程图。

图4是根据各种代表性实施例的在数据处理系统中发布指令的方法的流程图。

图5是根据各种代表性实施例的数据处理系统中的异常处理的方法的流程图。

图6是根据各种代表性实施例的数据处理系统中的推测指令执行的方法的流程图。

图7是根据各种代表性实施例的用于在数据处理系统中维持数据一致性的方法的流程图。

图8是根据各种代表性实施例的代码块的图形表示。

图9A和图9B是根据各种代表性实施例的修改的重排序缓冲器(ROB)的图解表示。

图10是根据各种代表性实施例的非均匀计算机设备(NUCD)的操作方法的流程图。