[发明专利]用于锁相环的方法和电路

权利要求书

1.一种用于利用传入数据流合成时钟信号的锁相环(PLL)电路，所述PLL电路包括：

二进制鉴相器，被配置成：

接收包括二进制位的所述传入数据流、以及反馈信号，以及

产生第一极性信号和第二极性信号，所述第一极性信号和所述第二极性信号分别指示所述传入数据流是否超前于所述反馈信号，或所述反馈信号是否超前于所述传入数据流，其中所述第一极性信号与所述第二极性信号之间的差并不表示所述传入数据流与所述反馈信号之间的相位差的量；

数字滤波器，耦合到所述二进制鉴相器并且被配置成：

接收所述第一极性信号和所述第二极性信号，

对所述第一极性信号进行滤波使得滤波的第一极性信号产生在第一路径和第二路径上，所述第一路径与所述第二路径不同，以及

对所述第二极性信号进行滤波使得滤波的第二极性信号产生在第三路径和第四路径上，所述第三路径与所述第四路径不同；

电荷泵，耦合到所述数字滤波器并且被配置成：

接收所述第一路径上的所述滤波的第一极性信号，

接收所述第二路径上的所述滤波的第二极性信号，以及

对所述滤波的第一极性信号和所述滤波的第二极性信号进行积分使得积分信号产生；和

振荡器，耦合到所述电荷泵和所述数字滤波器，所述振荡器被配置成：

从所述电荷泵接收所述积分信号，

从所述数字滤波器接收所述第三路径上的所述滤波的第一极性信号，

从所述数字滤波器接收所述第四路径上的所述滤波的第二极性信号，以及

产生合成时钟信号，其中所述振荡器被配置成使得所述合成时钟信号的频率由所接收到的所述积分信号以及所述第一极性信号和所述第二极性信号控制，并且其中所述合成信号环回到所述二进制鉴相器作为所述反馈信号。

2.如权利要求1所述的PLL电路，其中所述二进制鉴相器包括多个触发器。

3.如权利要求2所述的PLL电路，其中所述触发器由所述反馈信号计时。

4.如权利要求2所述的PLL电路，其中所述触发器由所述反馈信号的上升沿或下降沿边沿触发。

5.如权利要求1所述的PLL电路，包括将所述电荷泵连接到所述振荡器的前馈电路，其中所述前馈电路包括电容器，所述电容器连接在携带所述积分信号的线路与接地之间。

6.如权利要求5所述的PLL电路，其中所述前馈电路不包括环路稳定电阻器。

7.如权利要求5所述的PLL电路，其中所述电荷泵被配置成基于所述积分信号的幅值并且响应于所述第一极性信号或所述第二极性信号正在用所述二进制鉴相器检测而使所述电容器处所存储的电荷量变化，使得所存储的所述电荷量根据正在被检测的所述第一极性信号或所述第二极性信号而增加或减少。

8.如权利要求1所述的PLL，其中所述第一路径上的所述滤波的第一极性信号与所述第三路径上的所述滤波的第一极性信号基本上相同。

9.如权利要求1所述的PLL，其中所述第二路径上的所述滤波的第二极性信号与所述第四路径上的所述滤波的第二极性信号基本上相同。

10.如权利要求1所述的PLL，其中所述第一路径上的所述滤波的第一极性信号与所述第三路径上的所述滤波的第一极性信号不同。

11.如权利要求1所述的PLL，其中所述第二路径上的所述滤波的第二极性信号与所述第四路径上的所述滤波的第二极性信号不同。