[发明专利]雷达硬件加速器

权利要求书

1.一种雷达硬件加速器HWA，其包括：

快速傅里叶变换FFT引擎，其包含：

预处理块，其用于提供干扰缓解、有限脉冲响应FIR滤波中的至少一个，且用预编程复数标量或来自内部查找表LUT的指定样本乘以从分离加速器本地存储器内的ADC缓冲器接收到的雷达数据样本流以产生经预处理样本，所述分离加速器本地存储器还包含输出缓冲器；

窗式FFT块，其用于用窗口向量乘以所述经预处理样本，且接着由用于执行FFT的FFT块处理以产生傅里叶变换样本；

后处理块，其用于运算所述傅里叶变换样本的幅度；以及

其中所述预处理块、所述窗式FFT块和所述后处理块连接在一个流式传输序列数据路径中。

2.根据权利要求1所述的HWA，其进一步包括在平行于所述流式传输序列数据路径的恒虚警率CFAR检测路径中的CFAR引擎，所述CFAR引擎包含对数幅度预处理块和用于在背景下检测雷达目标回波的CFAR检测器。

3.根据权利要求1所述的HWA，其中所述预处理块、所述窗式FFT块和所述后处理块包含独立启用EN电路，所述独立启用EN电路用以提供对所述预处理块、所述窗式FFT块和所述后处理块的任何组合进行启用/绕过的独立多路复用控制。

4.根据权利要求1所述的HWA，其进一步包括至少提供半导体表面的衬底，其中所述HWA形成在所述半导体表面中。

5.根据权利要求1所述的HWA，其中所述ADC缓冲器和所述输出缓冲器均为分离存储器。

6.根据权利要求2所述的HWA，其中所述CFAR检测路径与所述FFT引擎共享逻辑和共享存储器中的至少一个。

7.一种雷达子系统，其包括：

分离加速器本地存储器，其包含用于存储雷达数据样本流的ADC缓冲器和输出缓冲器；

雷达硬件加速器HWA，其耦合到所述ADC缓冲器以接收所述雷达数据样本流且处理所述雷达数据样本流，所述HWA包含：

快速傅里叶变换FFT引擎，其包含：

预处理块，其用于提供干扰缓解、有限脉冲响应FIR滤波中的至少一个，且用预编程复数标量或来自内部查找表LUT的指定样本乘以所述雷达数据样本流以产生经预处理样本；

窗式FFT块，其用于用窗口向量乘以所述经预处理样本，且接着由用于执行FFT的FFT块处理以产生傅里叶变换样本；

后处理块，其用于运算所述傅里叶变换样本的幅度以产生经后处理雷达数据，其中所述预处理块、所述窗式FFT块和所述后处理块连接在一个流式传输序列数据路径中，且其中所述后处理块的输出耦合到所述输出缓冲器的输入以用于将所述经后处理雷达数据传递到所述输出缓冲器,以及

参数集配置存储器，其耦合到状态机，所述参数集配置存储器和所述状态机均由总线耦合到所述FFT引擎，以对参数集测序以执行链接的一系列操作以及所述加速器本地存储器与外部存储器之间的数据传递，从而控制所述预处理块、所述窗式FFT块和所述后处理块。

8.根据权利要求7所述的雷达子系统，其中所述状态机是基于参数集的状态机，其中所述参数集是可编程的，所述参数集用于配置所述HWA以执行所述操作的某一集合，且其中执行所述参数集的顺序被定义。

9.根据权利要求7所述的雷达子系统，其进一步包括在平行于所述流式传输序列数据路径的恒虚警率CFAR检测路径中的CFAR引擎，所述CFAR引擎包含对数幅度预处理块和用于在背景下检测雷达目标回波的CFAR检测器。

10.根据权利要求7所述的雷达子系统，其中所述ADC缓冲器和所述输出缓冲器均为分离存储器。

11.根据权利要求7所述的雷达子系统，其进一步包括至少提供半导体表面的衬底，其中所述HWA形成在所述半导体表面中。