[发明专利]对被处理物进行处理的方法

说明书

一实施方式中，晶片(W)具备被蚀刻层(EL)、有机膜(OL)、防反射膜(AL)及掩膜(MK1)，一实施方式的方法MT具备如下工序：在收容有该晶片(W)的等离子体处理装置(10)的处理容器(12)内，通过在处理容器(12)内产生的等离子体并使用掩膜(MK1)对防反射膜(AL)进行蚀刻处理，该工序具备：在掩膜(MK1)的表面保形地形成保护膜(SX)的工序(ST3a)～工序(ST4)；及通过使用形成有保护膜(SX)的掩膜(MK1)按原子层去除防反射膜(AL)而对防反射膜(AL)进行蚀刻的工序(ST6a)～工序(ST7)。

技术领域

本发明的实施方式涉及一种对被处理物进场处理的方法，尤其涉及一种包含掩膜的制作的方法。

背景技术

伴随半导体的微细化，在下一代的光刻技术中，使用波长比现有的最前端的器件的制造中所使用的ArF准分子激光(波长：193[nm])短一位的13.5[nm]的EUV(ExtremeUltra-Violet：极紫外线)光。由于随着波长的短波长化而光吸收变大，且利用EUV光刻的一代中因抗蚀剂图案宽度被微细化抗蚀剂图案的纵横比变大而容易产生图案倒塌等，将EUV光刻用抗蚀剂的膜厚薄膜化。具体而言，对于抗蚀剂图案宽度而言，约3以下的纵横比为实用水平。即，当对作为层叠掩膜的最上层的抗蚀剂膜进行EUV加工时，图案宽度为10[nm]的一代中抗蚀剂膜的高度成为30[nm]左右，且图案宽度为7[nm]的一代中抗蚀剂膜的高度成为20[nm]左右。

近年来的半导体器件需要更微细的图案形成，因此抗蚀剂的线图案边缘形状的波动对器件性能的影响变得明显。线图案边缘形状的粗糙度(roughness)以LWR(Line WidthRoughness：线宽的偏差[nm])及LER(Line Edge Roughness：线端位置的偏差[nm])为指标而显现。当作为掩膜形状的偏差的指标的LER或LWR增加时，栅极漏电流或阈值电压的稳定化受阻，且引起栅极长度的波动，而LSI电路内的各晶体管性能上可发生偏差。

半导体集成电路中，设置有存储器、逻辑部等面积密度大的密图案区域与设置有周边电路部等面积密度小的疏图案区域存在于同一晶片上。因此，在用于制造这种半导体集成电路的蚀刻工序中，与图案的疏密无关，而需要实现通过光刻形成的所希望的图案尺寸的精度的控制技术。在专利文献1、专利文献2中公开了图案形成所涉及的技术。

专利文献1中所记载的等离子体蚀刻性能强化方法的目的在于提供如下方法：使用等离子体，对通过蚀刻掩膜确定的结构进行蚀刻，由此在半导体晶片上的介电层蚀刻形成无弯曲的特征部。专利文献1中所记载的方法中，在介电层上形成掩膜，且在掩膜的暴露面形成保护性含硅涂层，并经由掩膜及保护性含硅涂层对特征部进行蚀刻。并且，在另一方法中，该特征部在形成保护性含硅涂层之前局部被蚀刻。如此，专利文献1的技术中，在抗蚀剂掩膜上及在局部被蚀刻的特征部的侧壁上，利用等离子体形成保护性含硅涂层。

专利文献2中所记载的等离子体蚀刻方法的目的在于提供一种使用经EUV曝光的抗蚀剂进行等离子体蚀刻的等离子体蚀刻方法，该方法中能够抑制加工尺寸的偏差。专利文献2中所记载的方法为将具有经EUV曝光的抗蚀剂、防反射膜、无机膜及有机膜的多层抗蚀剂作为掩膜而对被蚀刻材进行等离子体蚀刻的等离子体蚀刻方法，该方法具有：第一工序，在对防反射膜进行蚀刻之前使堆积膜堆积于抗蚀剂的表面；第二工序，在第一工序之后使用Cl₂气体、HBr气体及N₂气体的混合气体对堆积在防反射膜上的堆积膜和防反射膜进行蚀刻；第三工序，在第二工序之后对无机膜进行蚀刻；及第四工序，在第三工序之后对有机膜进行蚀刻。如此，专利文献2的技术中，作为能够使用EUV抗蚀剂抑制加工尺寸的偏差的方法，在对被蚀刻材进行蚀刻之前使用等离子体使堆积膜堆积于抗蚀剂层的表面。

以往技术文献

专利文献

专利文献1：日本特开2008-60566号公报

专利文献2：日本特开2014-107520号公报

发明内容