[发明专利]具有可变分辨率的基于时间的延迟线模/数转换器

权利要求书

1.一种差分数字延迟线模/数转换器，其包括：

第一数字延迟线和第二数字延迟线，所述第一数字延迟线和所述第二数字延迟线中的每一者包括多个串联耦合的延迟单元，每一延迟单元分别通过第一电流或第二电流进行偏置，其中所述第一数字延迟线的延迟时间由来源于所述模/数转换器的输入端处的第一电压的所述第一电流控制，且所述第二数字延迟线的延迟时间由来源于所述模/数转换器的所述输入端处的第二电压的所述第二电流控制，其中所述数字延迟线中的一者经配置以根据该者的偏置电流以比其它数字延迟线高的速度运行；

其中每一数字延迟线包括第一旁通多路复用器，所述第一旁通多路复用器耦合于所述串联耦合的延迟单元中的预定义节点位置处；

多个锁存器，其各自与所述串联耦合的延迟单元的输出耦合，其中所述锁存器经配置以在以较高速度运行的所述数字延迟线完成之后保存来自较慢数字延迟线的数据，借此提供温度计码；

转换器电路，其与所述多个锁存器耦合且经配置以将来自所述锁存器的所述温度计码转换成所述模/数转换器的输出值；及

多个逻辑电路，其经配置以取决于所述差分数字延迟线模/数转换器的选定分辨率而选择来自于所述锁存器的数据。

2.根据权利要求1所述的模/数转换器，其中所述第一旁通多路复用器放置在所述串联耦合的延迟单元的50％点处。

3.根据权利要求1所述的模/数转换器，其中每一数字延迟线进一步包括放置在所述第一旁通多路复用器与延迟线末端之间的50％点处的第二多路复用器，其中所述第二多路复用器经配置以将所述模/数转换器的分辨率减少一位。

4.根据权利要求1所述的模/数转换器，其中所述第一旁通多路复用器经配置以选择性地旁通每一数字延迟线中的一组延迟单元。

5.根据权利要求1所述的模/数转换器，其中每一数字延迟线进一步包括与所述多个串联耦合的延迟单元串联耦合的第二电路，所述第二电路包括经配置以产生指示到所述模/数转换器的输入电压超出预定义输入范围的程度的数据的一组延迟元件。

6.根据权利要求5所述的模/数转换器，其进一步包括可控输入级，所述可控输入级将所述输入电压转换为用于偏置所述第一数字延迟线与所述第二数字延迟线的差分电流，其中指示到所述模/数转换器的输入电压超出所述预定义输入范围的所述程度的所述数据被馈送到所述可控输入级且控制所述可控输入级中的电流源电路。

7.根据权利要求1所述的模/数转换器，其中所述模/数转换器进一步包括与所述多个串联耦合的延迟单元串联耦合的第三电路，所述第三电路包括一组延迟元件和经配置以旁通相关联的延迟单元的相关联的多路复用器，其中所述多路复用器由索引命令(bn，bp)控制以在每一数字延迟线中增加额外延迟单元。

8.根据权利要求1所述的模/数转换器，其中所述多个串联耦合的延迟单元经配置以测量输入电压与参考电压之间的差。

9.根据权利要求1所述的模/数转换器，其进一步包括经配置以将偏置电流镜射到所述数字延迟线中的每一者的电流源电路。

10.根据权利要求1所述的模/数转换器，其进一步包括经配置以将输入差分电压转换为差分电流的跨导器级。

11.根据权利要求1所述的模/数转换器，其中每一延迟单元包含电流限制缓冲器。

12.根据权利要求1所述的模/数转换器，其中所述逻辑电路包括AND门。

13.根据权利要求1所述的模/数转换器，其中所述多个锁存器通过NAND门与所述第一数字延迟线和所述第二数字延迟线的所述串联耦合的延迟单元的所述输出耦合。