[发明专利]数据处理方法和设备

说明书

一种数据处理电路，包括：计算单元，包括加法器和多个N位乘法器；输入单元，被配置为向所述乘法器提供输入；以及输出单元，被配置为输出所述计算单元的计算结果；其中，所述加法器包括N位加法器和2N位加法器，N＝2ⁿ，n为大于0的自然数。还提供了一种操作数据处理电路的方法以及相应的设备。

技术领域

本公开涉及数据处理技术领域，更具体地，本公开涉及一种数据处理方法和设备。

背景技术

乘法器是高性能数字信号处理器(Digital signal processing，DSP)的关键部件，是进行实时高速信号处理的核心。其中，乘累加(Multiply and Accumulate，MAC)操作是很多DSP应用的基本操作，如快速傅里叶变换(Fast Fourier transform，FFT)、卷积、滤波等。

一方面，对于DSP应用来说，MAC单元是影响关键路径延时的重要因素，因此也是影响DSP应用性能的关键。由此可见，实现低延时，高吞吐率的MAC单元，对高性能DSP至关重要。另一方面，不同的DSP应用需要用到不同位宽的乘法操作，因此，如何利用低比特位宽乘法器来实现高比特位宽乘法器，从而实现资源的复用，也是DSP架构设计的重要环节。

发明内容

本公开提供了一种具有资源复用能力的MAC多模式工作处理单元，能够根据不同指令选择不同模式的乘累加操作。具体地，该处理单元采用乘法器阵列并行地产生部分乘积，然后通过移位和加法操作来实现低比特位宽到高比特位宽的乘法拼接。

根据本公开的一个方面，提供了一种数据处理电路，包括计算单元、输入单元和输出单元。计算单元包括加法器和多个N位乘法器。输入单元被配置为向乘法器提供输入。输出单元被配置为输出计算单元的计算结果。其中，加法器包括N位加法器和2N位加法器，N＝2ⁿ，n为大于0的自然数。

在一个实施例中，数据处理电路还包括配置单元，该配置单元对多个N位乘法器中的至少一个进行配置，使得所配置的N位乘法器能够根据控制信息来执行操作。

在一个实施例中，输入单元被配置为根据控制信息来产生乘法器的输入。

在一个实施例中，输出单元被配置为根据控制信息来输出计算单元的计算结果。

在一个实施例中，控制信息指示以下至少一个操作模式：N位的乘法运算或者2N位的乘法运算。

在一个实施例中，数据处理电路中的计算单元包括2个N位乘法器以及1个2N位加法器。

在一个实施例中，数据处理电路中的计算单元包括4个N位乘法器以及1个N位加法器和3个2N位加法器。

根据本公开的另一个方面，提供了一种数据处理系统，包括根据上文所述的数据处理电路以及指令解码单元，该指令解码单元被配置为获得指令并对指令进行解码以得到用于数据处理电路的控制信息。

在一个实施例中，指令解码单元还被配置为：如果新的指令与当前指令发生冲突，则不对当前指令进行解码。

在一个实施例中，如果发生新的指令与当前指令在解码后对任意一个乘法器在设定的阈值时间内进行多次数据输入，或者所需要的乘法器超过数据处理系统中的空闲的乘法器，则确定新的指令与当前指令发生冲突。

在一个实施例中，控制信息指示以下至少一个操作模式：N位的乘法运算或者2N位的乘法运算。

根据本公开的另一个方面，提供了一种用于处理数据的方法，包括：向多个N位乘法器提供输入；利用加法器和所述多个N位乘法器执行计算；以及输出最终的计算结果。其中，所述加法器包括N位加法器和2N位加法器，N＝2ⁿ，n为大于0的自然数。