[实用新型]高压基准电压源

说明书

本实用新型公开了一种高压基准电压源，包括：高压启动电路、高压带隙基准核心电路、电压检测分压结构和电流源电路；高压启动电路包括高压PMOS管M8、M9、M10和一启动电阻R2，电流源电路包括PMOS管M11、M12和NMOS管M16、M17、M18、M19，高压带隙基准核心电路包括PMOS管组、NMOS管组、基准电流设置电阻R1、PNP三极管Q1、Q2、Q3、电阻R3和NMOS管M15，电压检测分压结构包括输出电阻依次串联连接的R4、R5、R6、R7、R8和R9。通过本实用新型的技术方案，匹配精度得到了极大提升，同时可满足高压电源输入供电要求，无需额外修调电路矫正基准电压值，同时减小漏电流，节约了修调成本。

技术领域

本实用新型涉及电源技术领域，尤其涉及一种高压基准电压源。

背景技术

目前，采用高压40V半导体工艺设计电压基准源，通常由于高压CMOS器件存在较大失配和寄生PN结漏电等原因造成基准电压存在较大偏差，需要额外增加修调电路进行矫正，且增加芯片在量产复杂度和成本。

实用新型内容

针对上述问题中的至少之一，本实用新型提供了一种高压基准电压源，采用低压CMOS器件设计高压输入的基准电压源，增强镜像电流源匹配精度，可满足高压电源输入供电要求，同时匹配精度得到极大提升，无需额外修调电路矫正基准电压值，同时减小漏电流，节约了修调成本。

为实现上述目的，本实用新型提供了一种高压基准电压源，包括：高压启动电路、高压带隙基准核心电路、电压检测分压结构和电流源电路；所述高压启动电路包括高压PMOS管第八晶体管M8、第九晶体管M9、第十晶体管M10和一启动电阻R2，所述第八晶体管M8、所述第九晶体管M9和所述第十晶体管M10的源极和衬底均与供电电压端相连，所述第八晶体管M8的漏极与所述启动电阻R2的一端相连，所述第八晶体管M8的栅极、所述第九晶体管M9的栅极与所述第九晶体管M9的漏极和所述第十晶体管M10的漏极相连；所述电流源电路包括PMOS管第十一晶体管M11、第十二晶体管M12和NMOS管第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19，所述第十一晶体管M11的源极和衬底、所述第十二晶体管M12的源极和衬底均与所述供电电压端相连，所述第十一晶体管M11和所述第十二晶体管M12的栅极均与所述第十晶体管M10的栅极相连；所述高压带隙基准核心电路包括PMOS管组、NMOS管组、基准电流设置电阻R1、PNP型的三极管AQ1、三极管BQ2、三极管CQ3、第三电阻R3和NMOS管第十五晶体管M15，所述PMOS管组由PMOS管第一晶体管M1、第二晶体管M2、第三晶体管M3、第四PMOS管M4、第十三晶体管M13和第十四晶体管M14组成，所述NMOS管组由第四NMOS管M4a、第五晶体管M5、第六晶体管M6和第七晶体管M7四个NMOS管组成，所述第一晶体管M1和所述第二晶体管M2的源极和衬底、以及所述第三晶体管M3和所述第四PMOS管M4的衬底均与所述供电电压端相连，所述第一晶体管M1的栅极和漏极、所述第二晶体管M2的栅极、所述第三晶体管M3的源极均与所述第十晶体管M10的栅极相连，所述第二晶体管M2的漏极与所述第四PMOS管M4的源极相连，所述第三晶体管M3的栅极和漏极、所述第四PMOS管M4的栅极和所述第四NMOS管M4a的漏极相连，所述第四NMOS管M4a的栅极、所述第五晶体管M5的栅极和漏极、所述第四PMOS管M4的漏极均与所述启动电阻R2的另一端相连，所述第四NMOS管M4a的源极与所述第六晶体管M6的漏极相连，所述第五晶体管M5的源极、所述第六晶体管M6的栅极、所述第七晶体管M7的栅极和漏极之间相连，所述基准电流设置电阻R1的两端分别与所述第六晶体管M6的源极和所述三极管AQ1的发射极相连，所述第七晶体管M7的源极与所述三极管BQ2的发射极相连，所述第四NMOS管M4a、所述第五晶体管M5、所述第六晶体管M6、所述第七晶体管M7的衬底和所述三极管AQ1、所述三极管BQ2的基极和集电极均与接地端相连，所述第十四晶体管M14的源极与所述第十一晶体管M11的漏极相连，所述第十三晶体管M13的源极与所述第十二晶体管M12的漏极相连，所述第十三晶体管M13和所述第十四晶体管M14的衬底均与所述供电电压端相连，所述第十三晶体管M13、所述第十四晶体管M14的栅极均与所述第四PMOS管M4的栅极相连，所述第十四晶体管M14的漏极与所述第十五晶体管M15的漏极和栅极相连，所述第十五晶体管M15的衬底与接地端相连，所述第十五晶体管M15的源极与所述第三电阻R3串联连接，所述第三电阻R3与所述三极管CQ3的发射极相连，所述三极管CQ3的基极和集电极均与接地端相连，所述第十五晶体管M15的源极与所述第三电阻R3之间的连接端作为恒温基准电压源端；所述电流源电路的NMOS管中，所述第十七晶体管M17的栅极、所述第十六晶体管M16的漏极和栅极均与所述第十三晶体管M13的漏极相连，所述第十六晶体管M16的源极、所述第十八晶体管M18的漏极、所述第十八晶体管M18的栅极和所述第十九晶体管M19的栅极之间相连，所述第十七晶体管M17的源极与所述第十九晶体管M19的漏极相连，所述第十六晶体管M16、所述第十七晶体管M17、所述第十八晶体管M18、所述第十九晶体管M19的衬底和所述第十八晶体管M18、所述第十九晶体管M19的源极均与接地端相连，所述第十七晶体管M17的漏极作为电压输出端；所述电压检测分压结构包括输出电阻依次串联连接的第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8和第九电阻R9，所述第四电阻R4的另一端与所述第十晶体管M10的漏极相连，所述第九电阻R9的另一端与接地端相连，所述第四电阻R4和所述第五电阻R5的连接点V1、所述第五电阻R5和所述第六电阻R6的连接点V2、所述第六电阻R6和所述第七电阻R7的连接点V3、所述第七电阻R7和所述第八电阻R8的连接点V4、所述第八电阻R8和所述第九电阻R9的连接点V5分别作为分压输出电压端。