[实用新型]一种基于ASAAC结构的多核网状高性能并行信号处理模块

权利要求书

1.一种基于ASAAC结构的多核网状高性能并行信号处理模块，其特征在于：包括一片主要由SRIO交换机、GBE交换机、两个母板DSP芯片、母板FPGA、LRM连接器组成的信号处理母板，作为对外的结构连接器的LRM连接器分别与母板FPGA、SRIO交换机、GBE交换机连接，用于扇出低速交换网络的GBE交换机与母板DSP芯片连接，同时用于扇出高速交换网络的SRIO交换机分别与互连的母板DSP芯片、母板FPGA连接。

2.根据权利要求1所述的一种基于ASAAC结构的多核网状高性能并行信号处理模块，其特征在于：所述的母板FPGA通过LVDS总线、LVCOMS总线中的一种或多种线路与LRM连接器连接；所述的母板FPGA与LRM连接器连接的线路上设置有MLVDS驱动、MCP2515中的一种或多种；所述的母板FPGA与母板DSP芯片之间通过一路X2的PCIE总线、EMIF6/IO总线中的一种或多种连接。

3.根据权利要求1或2中任一项所述的一种基于ASAAC结构的多核网状高性能并行信号处理模块，其特征在于：还包括两片通过SAMTEC连接器与信号处理母板互联的信号处理子板，所述的信号处理子板包括互联且分别与SAMTEC连接器连接的子板FPGA和子板 DSP芯片。

4. 根据权利要求3所述的一种基于ASAAC结构的多核网状高性能并行信号处理模块，其特征在于：所述的子板FPGA通过一路X1的SRIO总线与SAMTEC连接器连接；所述的子板 DSP芯片通过一路X1的SRIO总线、一路X4的SRIO总线、一路X4的Hyperlink总线中的一种或多种与SAMTEC连接器连接；所述的子板FPGA与子板 DSP芯片通过一路X2的PCIE总线或EMIF6/IO总线中的一种或多种连接。

5.根据权利要求4所述的一种基于ASAAC结构的多核网状高性能并行信号处理模块，其特征在于：所述的母板FPGA通过2路X4的SRIO总线与SRIO交换机连接，所述的母板DSP芯片通过1路X4的SRIO总线与SRIO交换机连接；所述的子板FPGA通过1路X1的SRIO总线与SRIO交换机互联，所述的子板DSP芯片通过1路X4的SRIO总线与SRIO交换机互联；所述的SRIO交换机与LRM连接器通过4路X4的SRIO总线和4路X1的SRIO总线互联。

6.根据权利要求4所述的一种基于ASAAC结构的多核网状高性能并行信号处理模块，其特征在于：所述的母板DSP芯片通过1路SGMII接口与GBE交换机连接；所述的子板DSP芯片分别通过1路SGMII接口与母板GBE交换机互联；所述的GBE交换机通过PHY1芯片和PHY2芯片扇出两路信号与LRM连接器互联，GBE交换机通过1路SGMII接口与LRM连接器互联，GBE交换机通过PHY3芯片扇出1路信号与J30J连接器互联。

7.根据权利要求4所述的一种基于ASAAC结构的多核网状高性能并行信号处理模块，其特征在于：所述的母板DSP芯片、母板FPGA、子板DSP芯片和子板FPGA分别连接有DDR3存储器、NOR Flash中的一种或多种。