[实用新型]一种相位同步的声光调制器驱动装置有效

专利信息
申请号: 201720975042.6 申请日: 2017-08-04
公开(公告)号: CN207081908U 公开(公告)日: 2018-03-09
发明(设计)人: 崔洪亮;王忠民;于淼;刘珉含;王旭;付群建;常天英;李亚;崔鸿奎 申请(专利权)人: 珠海任驰光电科技有限公司
主分类号: G02F1/11 分类号: G02F1/11
代理公司: 济南圣达知识产权代理有限公司37221 代理人: 董雪
地址: 519000 广东省珠海*** 国省代码: 广东;44
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摘要:
搜索关键词: 一种 相位 同步 声光 调制器 驱动 装置
【说明书】:

技术领域

实用新型涉及声光调制器驱动技术领域,特别涉及一种相位同步的声光调制器驱动装置。

背景技术

声光调制器广泛应用于相干型相位敏感光时域反射技术领域。该技术依靠声光调制器对光信号进行频率调制,调频后的光信号分为本振光和探测光。在信号解调过程中,首先将本振光和返回的探测光相干,然后对相干后的信号与声光调制器的驱动信号进行下变频正交混频,最终得到被测信号。

在相干型相位敏感光时域反射技术领域,声光调制器的驱动需要采用正弦波信号与脉冲信号叠加的形式。当脉冲信号为高电平时,声光调制器被正弦波信号驱动;当脉冲信号为低电平时,声光调制器不存在驱动信号。

在现有声光调制器驱动技术中,正弦波信号和脉冲信号通常采用不同的时钟源,每个脉冲最终获取的正弦波信号的初相位是随机的,导致解调过程引入了不确定的干扰项,影响了解调精度。

实用新型内容

本实用新型的目的就是为了解决上述难题,提供了一种相位同步的声光调制器驱动装置,实现了声光调制器驱动信号与解调装置中正交混频本振信号的相位同步,提高了解调精度。

为实现上述目的,本实用新型的具体方案如下:

一种相位同步的声光调制器驱动装置,包括:处理器、信号源、波形整形单元、可编程数字延迟器、电子开关、模数转换器和放大模块;

所述处理器与信号源连接,所述信号源、波形整形单元、可编程数字延迟器和模数转换器依次串联连接,所述处理器与可编程数字延迟器和模数转换器分别连接;

所述电子开关的输入端与信号源和可编程数字延迟器分别连接,所述电子开关的输出端与模数转换器和放大模块分别连接。

进一步地,所述信号源输出两路正弦信号,第一路是高频信号,作为声光调制器驱动信号的源信号,连接到电子开关和模数转换器;第二路是低频信号,作为电子开关的控制源信号,连接到波形整形单元。

进一步地,所述可编程数字延迟器接收到波形整形单元输出的方波信号的边沿,延迟设定时间后,输出一个矩形波信号分别给电子开关和模数转换器。

进一步地,电子开关接收到的开关控制信号为低电平时,开关断开,不输出信号;接收到的开关控制信号为高电平时,开关闭合,将信号源的第一路高频信号输出到模数转换器和放大模块。

进一步地,所述信号源包括:第一直接数字频率合成器、第二直接数字频率合成器和高稳定性晶振;

第一直接数字频率合成器和第二直接数字频率合成器连接同一个高稳定性晶振,保证时钟同步;第一直接数字频率合成器的输出作为信号源的第一路高频信号,第二直接数字频率合成器的输出作为信号源的第二路低频信号。

进一步地,所述放大模块包括:依次连接的初级放大器和次级放大器;初级放大器对输入的信号进行幅度放大;次级放大器对初级放大器输出的信号进行功率放大,并输出给声光调制器。

本实用新型的有益效果:

(1)本实用新型采用的信号源输出时钟同步的高频信号和低频信号,利用源自低频信号的矩形波实现高频信号的斩波,并将斩波后的信号用于驱动声光调制器。将斩波前的高频信号送入解调装置作为正交混频的本振信号,实现了声光调制器驱动信号与解调装置中正交混频本振信号的相位同步,提高了解调精度。

(2)本实用新型利用信号源、波形整形单元、可编程数字延迟器、电子开关、模数转换器和处理器,实现高频信号斩波前后波形的同相检测,并根据检测结果调整用于斩波的矩形波信号延迟时间,形成一个实现相位同步的闭环控制系统,可以消除高频信号斩波过程中由于器件不稳定造成的相位抖动,提高了相位同步精度和稳定性。将斩波前的高频信号送入解调装置作为正交混频的本振信号,实现了声光调制器驱动信号与解调装置中正交混频本振信号的动态相位同步,能够进一步提高解调精度。

附图说明

图1是本实用新型相位同步的声光调制器驱动装置结构示意图。

图2是信号源第二路低频正弦信号;

图3是波形整形单元输出的方波信号;

图4是可编程数字延迟器输出的矩形波信号。

具体实施方式:

下面结合附图对本实用新型进行详细说明:

本实用新型公开了一种相位同步的声光调制器驱动装置,如图1所示,包括:处理器、信号源、波形整形单元、可编程数字延迟器、电子开关、模数转换器和放大模块;

处理器与信号源连接,信号源、波形整形单元、可编程数字延迟器和模数转换器依次串联连接,所述处理器与可编程数字延迟器和模数转换器分别连接;

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