[实用新型]一种用于微控制器的时钟锁相环电路

权利要求书

1.一种用于微控制器的时钟锁相环电路，其特征在于，包括微控制器、鉴频鉴相器、环路滤波器、压控振荡器和分频器；所述微控制器的输出端与鉴频鉴相器的第一输入端连接，所述微控制器的输出端输出参考时钟信号至鉴频鉴相器的第一输入端；所述鉴频鉴相器的输出端与环路滤波器的输入端连接；所述环路滤波器的输出端与压控振荡器的输入端连接；所述压控振荡器的输出端与分频器的输入端、微控制器的输入端连接，所述压控振荡器输出时钟信号至分频器的输入端、微控制器的输入端；所述分频器的输出端与鉴频鉴相器的第二输入端连接。

2.根据权利要求1所述的用于微控制器的时钟锁相环电路，其特征在于，所述鉴频鉴相器包括第一SR锁存器、第二SR锁存器、第三SR锁存器、第四SR锁存器、与非门和反相器组；所述反相器组包括至少两个依次相连的反相器；所述第二SR锁存器和第四SR锁存器为具有两个复位端的SR锁存器；所述微控制器的输出端与第二SR锁存器的置位端连接；所述第二SR锁存器的第一复位端与第一SR锁存器的复位端、反相器组的输出端、第三SR锁存器的复位端、第四SR锁存器的第一复位端连接；所述第二SR锁存器的第二复位端与第一SR锁存器的输出端与非门的输入端连接；所述第二SR锁存器的输出端与第一SR锁存器的置位端、与非门的输入端连接；所述第三SR锁存器的置位端与第四SR锁存器的输出端与非门的输入端连接；所述第三SR锁存器的输出端与第四SR锁存器的第二复位端、与非门的输入端连接；所述分频器的输出端与第四SR锁存器的置位端连接；所述与非门的输出端与反相器组的输入端连接；所述第二SR锁存器的输出端Q、第四SR锁存器的输出端Q作为鉴频鉴相器的输出端与环路滤波器的输入端连接。

3.根据权利要求2所述的用于微控制器的时钟锁相环电路，其特征在于，所述反相器组包括4个反相器，所述4个反相器依次首尾连接。

4.根据权利要求2所述的用于微控制器的时钟锁相环电路，其特征在于，所述环路滤波器包括第一反相器、第一开关管、第二开关管、第一电流镜、第二电流镜和二阶无源滤波电路；所述第二SR锁存器的输出端Q与第一反相器的输入端连接；所述第一反相器的输出端与第一开关管的控制端连接；所述第一电流镜的输入端与电源电压连接；所述第一电流镜的输出端与第一开关管的负输出端连接；所述第一开关管的正输出端与第二开关管的正输出端、二阶无源滤波电路的输入端连接；所述第四SR锁存器的输出端Q与第二开关管的控制端连接；所述第二开关管的负输出端与第二电流镜的输入端连接；所述第二电流镜的输出端接地；所述二阶无源滤波电路的输出端与压控振荡器的输入端连接。

5.根据权利要求4所述的用于微控制器的时钟锁相环电路，其特征在于，所述二阶无源滤波电路包括第一电阻、第一电容和第二电容；所述第一开关管的正输出端与第一电阻的一端、第二电容的一端连接；所述第二电容的一端为二阶无源滤波电路的输出端；所述第一电阻的另一端与第一电容的一端连接；所述第一电容的另一端接地；所述第二电容的另一端接地。

6.根据权利要求1至5任一项所述的用于微控制器的时钟锁相环电路，其特征在于，所述压控振荡器包括四个差分延迟单元电路，分别为第一差分延迟单元电路、第二差分延迟单元电路、第三差分延迟单元电路和第四差分延迟单元电路；所述环路滤波器的输出端分别与第一差分延迟单元电路的控制端、第二差分延迟单元电路的控制端、第三差分延迟单元电路的控制端、第四差分延迟单元电路的控制端连接；所述第一差分延迟单元电路的负输入端与第四差分延迟单元电路的负输出端连接；所述第一差分延迟单元电路的正输入端与第四差分延迟单元电路的正输出端连接；所述第一差分延迟单元电路的正输出端、负输出端对应与第二差分延迟单元电路的正输入端、负输入端连接；所述第二差分延迟单元电路的正输出端与第三差分延迟单元电路的负输入端连接；所述第二差分延迟单元电路的负输出端与第三差分延迟单元电路的正输入端连接；所述第三差分延迟单元电路的正输出端、负输出端对应与第四差分延迟单元电路的正输入端、负输入端连接；所述第四差分延迟单元电路的负输出端或正输出端与分频器的输入端连接。