[实用新型]一种用于分布式光纤测温系统的数据采集卡有效

专利信息
申请号: 201720761578.8 申请日: 2017-06-27
公开(公告)号: CN206930938U 公开(公告)日: 2018-01-26
发明(设计)人: 董宏利;刘高联 申请(专利权)人: 广州市禹成消防科技有限公司
主分类号: G05B19/042 分类号: G05B19/042
代理公司: 暂无信息 代理人: 暂无信息
地址: 511442 广东省广州市番禺*** 国省代码: 广东;44
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摘要:
搜索关键词: 一种 用于 分布式 光纤 测温 系统 数据 采集
【说明书】:

技术领域

实用新型涉及光纤传感技术领域,特别涉及一种用于分布式光纤测温系统的数据采集卡。

背景技术

目前的数据采集卡普遍采用PCI总线技术,具有传输速率高和PC机通讯方便等特点;当然,也有使用数字信号处理器DSP的,相对于PCI技术的采集系统,DSP总线带宽高,算法实现容易;另外,其它采用FPGA作为控制器的数据采集卡,多数仅把FPGA作为地址控制或简单逻辑控制,很少有直接在FPGA里面完成信号实时处理的;国内的采集卡使用的A/D芯片采样率通常在60MSPS以下,分辨率也不是很高,通常为8bit和12bit。

上述数据采集卡用在基于光纤测温技术的火灾探测预警系统时,由于采用率较低,会造成测温精度和空间定位精度不理想,实时性也得不到保证。

实用新型内容

基于此,本实用新型实施例的目的在于提供一种用于分布式光纤测温系统的数据采集卡,提高了数据采集卡采样率,提高测温精度和空间定位精度,同时提高实时性。

为达到上述目的,本实用新型实施例采用以下技术方案:

一种用于分布式光纤测温系统的数据采集卡,包括:信号输入单元、AD转换单元、信号处理单元、通讯单元和主控单元及显示终端;

其中,所述信号输入单元与所述AD转换单元连接;所述信号处理单元包括缓冲模块、串并转换模块、FIFO运算器、时钟发生器、FIFO读写控制器、累加平均模块、小波正变换模块、系数处理模块、小波反变换模块、SPI协议控制器;所述缓冲模块、所述串并转换模块、所述FIFO运算器、所述累加平均模块、所述小波正变换模块、所述系数处理模块、所述小波反变换模块、所述SPI协议控制器依次连接;所述时钟发生器、所述FIFO读写控制器、FIFO运算器依次连接;所述AD转换单元连接所述缓冲模块;所述SPI协议控制器连接所述主控单元;

所述通讯单元、所述显示终端分别和所述主控单元连接。

其中,所述通讯单元包括RS485仪表接口和以太网接口。

其中,所述信号输入单元为高速差分放大器。

其中,所述AD转换单元为高速ADC(Analog-to-Digital Converter,模数转换器)芯片。

其中,所述显示终端为LCD(Liquid Crystal Display,液晶显示器)触摸屏。

本实用新型中,采集的数据由信号输入单元和串并转换模块输入信号处理单元,信号处理单元可以实现对大量Raman散射数据的缓存,同时在号处理单元实现累加平均和小波变换降噪算法,直接在号处理单元中并行完成数据处理和分析,避免了软件串行处理所存在的各种问题,大幅提高了系统的实时性;本实用新型所述数据采集卡采样率高达105MSPS,采样精度高达14bit,完全满足分布式光纤测温系统对高速率、高精度和实时性的需求,并且嵌有主控单元,可以直接在一块电路板上完成数据处理和人机交互,而无需计算机的参与,使系统集成度更高。

附图说明

附图是用来提供对本实用新型的进一步理解,并构成说明书的一部分,与下面的具体实施方式一起用于解释本实用新型,但不应构成对本实用新型的限制。在附图中,

图1是本实用新型提出的一种用于分布式光纤测温系统的数据采集卡的结构示意图。

具体实施方式

为使本实用新型的目的、技术方案及优点更加清楚明白,以下结合附图及实施例,对本实用新型进行进一步的详细说明。应当理解,此处所描述的具体实施方式仅仅用以解释本实用新型,并不限定本实用新型的保护范围。

本新型提出一种用于分布式光纤测温系统的数据采集卡,其结构示意图,如图1,包括:

信号输入单元、AD(数模)转换单元、信号处理单元、通讯单元和主控单元及显示终端;

其中,所述信号输入单元与所述AD转换单元连接;所述信号处理单元包括缓冲模块、串并转换模块、FIFO(First Input First Output,先入先出队列)运算器、时钟发生器、FIFO读写控制器、累加平均模块、小波正变换模块、系数处理模块、小波反变换模块、SPI(Serial Peripheral Interface,串行外设接口)协议控制器;所述缓冲模块、所述串并转换模块、所述FIFO运算器、所述累加平均模块、所述小波正变换模块、所述系数处理模块、所述小波反变换模块、所述SPI协议控制器依次连接;所述时钟发生器、所述FIFO读写控制器、FIFO运算器依次连接;所述AD转换单元连接所述缓冲模块;所述SPI协议控制器连接所述主控单元;

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