[实用新型]XIU‑累加寄存器、XIU‑累加寄存器电路、以及电子设备

说明书

技术领域

本公开涉及电路技术领域，尤其涉及一种XIU-累加寄存器、XIU-累加寄存器电路、以及电子设备。

背景技术

在电气工程和计算机科学领域，许多应用需要考虑到小数值的长期积累效应，即随着时间的积累而产生的“错误”，这就需要通过时间累积任务来实现，而执行此任务的关键电路组件即为累加器。

累加器的工作原理如图1所示，在一个二进制系统中，某一固定数值会随着时间的累积不断的自身叠加，其结果通常用于某种上级信号的处理。在这个过程中，存在两个显著的特征：(1)在每次添加操作时添加相同的数值；(2)通过时钟信号实现“持续”，即时间随着时钟周期而前进。这个任务是一个非常基本的操作，它被广泛应用于复杂的信号处理操作。在某些情况下，该固定数值可以分为整数部分和分数部分；其中，分数部分表示所谓的“错误”，即偏离目标值的小数量，其有助于实现平均时间的结果。这种应用示例可包括使用分数N分频器的分数分频器，以及用于直接数字频率合成器(DDS)中的累加器等等。

通常而言，累加器的成本和性能与其尺寸直接相关，尺寸越大、成本就越高、且速度也越慢。应当理解的是，在需要处理大数值时，就会需要大尺寸的累加器，因此会需要更多的资源(面积和功率)。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种XIU-累加寄存器、XIU-累加寄存器电路、以及电子设备，进而至少在一定程度上克服由于相关技术的限制和缺陷而导致的一个或者多个问题。

本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。

根据本公开的一个方面，提供一种XIU-累加寄存器，包括第一累加单元和第二累加单元；

所述第一累加单元包括第一加法器和第一寄存器；所述第一加法器用于累加一累加变量的分数位数据，所述第一寄存器用于存储所述分数位数据的累加结果以及所述分数位数据的累加结果的进位数据；

所述第二累加单元包括第二加法器和第二寄存器；所述第二加法器用于累加该累加变量的整数位数据，所述第二寄存器用于存储所述整数位数据的累加结果；

其中，所述第一累加单元的第一寄存器与所述第二累加单元的第二加法器相连，用于将当前时钟周期所述分数位数据的累加结果的进位数据在下一时钟周期传输至所述整数位数据以进行累加。

本公开的一种示例性实施例中，所述第一加法器和所述第二加法器分别包括一输入端、一反馈端、以及一输出端；

所述第一寄存器的输入端连接所述第一加法器的输出端，所述第一寄存器的输出端连接所述第一加法器的反馈端以及所述第二加法器的反馈端；

所述第二寄存器的输入端连接所述第二加法器的输出端，所述第二寄存器的输出端连接所述第二加法器的反馈端；

其中，所述第一加法器的输入端接收所述累加变量的分数位数据，所述第二加法器的输入端接收所述累加变量的整数位数据。

本公开的一种示例性实施例中，所述第一寄存器包括第一子寄存器和第二子寄存器；

其中，所述第一子寄存器用于存储所述分数位数据的累加结果，所述第二子寄存器用于存储所述分数位数据的累加结果的进位数据。

本公开的一种示例性实施例中，所述第一寄存器的输出端连接所述第一加法器的反馈端以及所述第二加法器的反馈端为：

所述第一子寄存器的输出端连接所述第一加法器的反馈端；

所述第二子寄存器的输出端连接所述第二加法器的反馈端。

本公开的一种示例性实施例中，所述第一累加单元具有多位元累加结构。

本公开的一种示例性实施例中，所述第一加法器为多位元加法器，且每个位元的加法器均对应一所述第一寄存器。

本公开的一种示例性实施例中，所述累加器还包括用于接收时钟信号的时钟信号接收端；

在所述时钟信号的每个时钟周期的上升沿阶段或下降沿阶段，所述第一寄存器将所述分数位数据的累加结果以及所述分数位数据的累加结果的进位数据输出，所述第二寄存器将所述整数位数据的累加结果输出。

本公开的一种示例性实施例中，所述累加变量由多位二进制数值组成。

根据本公开的一个方面，提供一种XIU-累加寄存器电路，包括级联的上述XIU-累加寄存器。

根据本公开的一个方面，提供一种电子设备，包括上述的XIU-累加寄存器电路。