[发明专利]一种数字倍频器

说明书

本发明公开了一种数字倍频器，涉及集成电路技术领域。该数字倍频器包括输入模块，接收外部输入的高频时钟信号和倍频系数，并将所述高频时钟信号进行分频处理；控制模块，接收输入的源时钟信号；运算模块，接收所述输入模块分频处理后的高频时钟信号，接收所述控制模块发送的控制信号进行计算或复位，所述运算模块计算得到分频系数并输出；输出模块，接收所述运算模块输出的分频系数、接收所述高频时钟信号，所述输出模块根据所述分频系数对所述高频时钟信号进行分频后输出倍频信号。本发明技术方案通过改变倍频系数的值可以实现不同倍数的倍频过程，由于本发明的数字倍频器结构简单，具有很强的操作性，且提高了可靠性和稳定性。

技术领域

本发明涉及集成电路技术领域，特别是涉及一种数字倍频器。

背景技术

倍频器（frequency multiplier）是输出信号频率等于输入信号频率整数倍的电路。倍频器用途广泛，如发射机采用倍频器后可提高频率稳定度；调频设备用倍频器来增大频率偏移；在相位键控通信机中，倍频器是载波恢复电路的一个重要组成单元。

目前最常用的倍频器是锁相环电路。但是相对比较成熟的锁相环电路，也存在运行时间过长会出现失锁的情况。另外，在倍频系数要求很大的时候，锁相环电路难以实现，软件方实现法也存在成本较高、可靠性低的问题。

发明内容

本发明的主要目的在于提供一种数字倍频器，旨在提高倍频器的可靠性和稳定性。

为实现上述目的，本发明提供一种数字倍频器，包括：

输入模块，接收外部输入的高频时钟信号和倍频系数，并将所述高频时钟信号进行分频处理；

控制模块，接收输入的源时钟信号；

运算模块，接收所述输入模块分频处理后的高频时钟信号，接收所述控制模块发送的控制信号进行计算或复位，所述运算模块计算得到分频系数并输出；

输出模块，接收所述运算模块输出的分频系数、接收所述高频时钟信号，所述输出模块根据所述分频系数对所述高频时钟信号进行分频后输出倍频信号。

优选地，所述分频系数包括整数值A和余数值B，所述输出模块根据所述整数值A和所述余数值B确定所述倍频信号C的周期：B个以A+1为计数值和C-B个以A为计数值为所述倍频信号的一个周期。

优选地，预设所述倍频系数为2N，源时钟信号的周期为高频时钟信号周期的M倍，所述运算模块计算M/2N的值，以得到分频系数。

优选地，所述运算模块包括整数模块和余数模块，所述整数模块对所述高频时钟信号进行2N分频后进行计数以得到整数值A，所述余数模块对所述高频时钟信号进行计数以得到余数值B，当所述余数模块的计数值等于所述整数模块计数值时，所述余数模块重新进行计数。

优选地，所述控制模块还包括时钟同步模块，用于将所述源时钟信号同步到所述高频时钟信号上，并将同步后的信号经过与门以输出控制信号至所述运算模块。

优选地，所述运算模块还包括计数器模块，用于整数模块计数和余数模块计数；当控制信号有效时，所述计数模块复位，并输出有效计数值至所述输出模块。

本发明技术方案通过运算模块计算倍频系数以得到分频系数，输出模块根据分频系数对高频信号进行分频后输出，通过改变倍频系数的值可以实现不同倍数的倍频过程，由于本发明的数字倍频器结构简单，具有很强的操作性，且提高了可靠性和稳定性。

附图说明

图1为本发明数字倍频器的原理示意图；

图2为本发明数字倍频器中输入模块的原理示意图；