[发明专利]形成接触洞的方法

说明书

本发明公开一种形成接触洞的方法，包含提供一导电线，一掩模层覆盖并接触导电线，一高介电常数层覆盖并接触掩模层，一第一氧化硅层覆盖并接触高介电常数层，其中高介电常数层包含一第一金属氧化物层、一第二金属氧化物层和一第三金属氧化物层由下至上堆叠，接着进行一干蚀刻，蚀刻第一氧化硅层、高介电常数层和掩模层直至曝露出导电线，以形成一接触洞，最后进行一湿蚀刻，蚀刻第一氧化硅层、第三金属氧化物层和第二金属氧化物层并且保留第一金属氧化物层，以扩大接触洞。

技术领域

本发明涉及一种形成接触洞的方法，特别是涉及一种先用干蚀刻形成接触洞，再用湿蚀刻扩大接触洞孔径的制作方法。

背景技术

集成电路的流程非常复杂，基本上大致可分为芯片的制造、集成电路的制作与集成电路的封装，半导体工业因为技术的提升而朝向将元件的尺寸缩小迈进，将各种电子元件及线路缩小并制作更小的面积上，在集成电路体制作工艺目前趋向于多重内连线的制作，为了达到不同膜层间的电性接触，接触洞的制作是必要的制作步骤。

接触洞是在层间介电层(inter-layer dielectric；ILD)内挖开通下方底材做连接金属导电线路的通路。随着集成电路的线宽不断地缩小，这使得接触洞的制作越来越困难，特别是高深宽比的开口，难度日益升高，举例而言，在蚀刻接触洞时，由于接触洞的孔径和下方底材的宽度接近，因此些许偏移就会造成接触洞错过下方底材，进而连通到更下方的线路。

由此可知，现有技术关于形成接触洞的方法仍有诸多缺点待改善。

发明内容

有鉴于此，本发明提供数种形成接触洞的方法，以克服上述缺点。

根据本发明的第一优选实施例，一种形成接触洞的方法，包含提供一导电线，一掩模层覆盖并接触导电线，一高介电常数层覆盖并接触掩模层，一第一氧化硅层覆盖并接触高介电常数层，其中高介电常数层包含一第一金属氧化物层、一第二金属氧化物层和一第三金属氧化物层由下至上堆叠，接着进行一干蚀刻，蚀刻第一氧化硅层、高介电常数层和掩模层直至曝露出导电线，以形成一接触洞，最后进行一湿蚀刻，蚀刻第一氧化硅层、第三金属氧化物层和第二金属氧化物层并且保留第一金属氧化物层，以扩大接触洞。

根据本发明的第二优选实施例，一种形成接触洞的方法，包含：提供一导电线，一掩模层覆盖并接触导电线，一高介电常数层覆盖并接触掩模层，一第一氧化硅层覆盖并接触高介电常数层，其中高介电常数层仅包含一金属氧化层，然后进行一干蚀刻，蚀刻第一氧化硅层、高介电常数层和掩模层直至曝露出导电线，以形成一接触洞，最后进行一湿蚀刻，蚀刻第一氧化硅层、高介电常数层，以扩大接触洞。

根据本发明的第三优选实施例，一种形成接触洞的方法，包含：

提供一导电线，一掩模层覆盖并接触导电线，一氧化硅层覆盖并接触掩模层，接着进行一干蚀刻，蚀刻氧化硅层和掩模层直至曝露出导电线，以形成一接触洞，最后进行一湿蚀刻，蚀刻氧化硅层以扩大接触洞。

附图说明

图1至图3、图6至图8和图11为本发明的第一优选实施例所绘示的形成接触洞的方法示意图，其中：

图2为接续图1的步骤示意图；

图3为本发明的第一优选实施例所绘示的图2中圆圈区域的放大图；

图6为接续图2的步骤示意图；

图7为接续图6的步骤示意图；

图8为本发明的第一优选实施例所绘示的图7中圆圈区域的放大图；

图11为第一优选实施例中接续图8的步骤示意图。

图4、图9和图12为本发明的第二优选实施例所绘示的形成接触洞的方法示意图，其中：

图4为本发明的第二优选实施例所绘示的图2中圆圈区域的放大图；