[发明专利]一种屏蔽栅功率器件及制造方法

说明书

本发明属于半导体芯片技术领域，提供了一种屏蔽栅功率器件及制造方法，屏蔽栅功率器件包括了衬底、外延层、沟槽离子注入区、场氧化层、第一多晶层、栅极、栅极氧化层、阱区、源极、层间绝缘层以及金属层；所述外延层包括第一外延层和第二外延层，所述第一外延层位于所述第二外延层上方，所述第二外延层的电阻率大于所述第一外延层的电阻率；通过采用较低电阻率的第一外延层覆盖在较高电阻率的第二外延层上使得外延层的电场降低，从而在相同厚度的外延层下获得更高的击穿电压。

技术领域

本发明涉及半导体芯片技术领域，尤其涉及一种屏蔽栅功率器件及制造方法。

背景技术

目前，随着半导体集成电路的不断发展，屏蔽栅(Shield Gate Trench，SGT)功率器件已成为一种用途广泛的功率器件。SGT器件作为中低压金属氧化物半导体场效应管(Metal Oxide Semiconductor Field Efficient Transistor，MOSFET)中的一种新型器件结构可以将传统的沟槽型MOSFET的比导通电阻降为原来的二分之一甚至是五分之一。传统的屏蔽栅MOSFET可以利用其第一多晶层作为“体内场板”用于降低漂移区的电场，所以屏蔽栅MOSFET通常具有更低的导通电阻和更高的击穿电压(Breakdown Voltage，BV)。

然而，为了增加屏蔽栅MOSFET的击穿电压通常需要增加器件的外延层厚度，这对于减小器件的体积具有负面影响。

发明内容

本发明的目的在于提供一种屏蔽栅功率器件及制造方法，可以使得本发明中的屏蔽栅功率器件在具有在相同厚度的外延层时相比传统屏蔽栅功率器件具备更高的击穿电压。

本发明提供的屏蔽栅功率器件，包括：衬底、外延层、沟槽离子注入区、场氧化层、第一多晶层、栅极、栅极氧化层、阱区、源极、层间绝缘层以及金属层；所述外延层包括第一外延层和第二外延层，所述第一外延层位于所述第二外延层上方，所述第二外延层的电阻率大于所述第一外延层的电阻率。

优选的，所述第一外延层的电阻率为0.16-0.50ohm*cm，所述第二外延层的电阻率为0.6-10ohm*cm。

优选的，所述沟槽离子注入区掺杂有P型元素。

优选的，所述P型元素为硼元素。

优选的，所述第一外延层与所述第二外延层均掺杂N型元素。

优选的，所述阱区掺杂有P型元素。

为了解决上述技术问题，本发明还提供了一种屏蔽栅功率器件的制造方法，包括以下步骤：

步骤一、在衬底上形成外延层，所述外延层包括第一外延层和第二外延层，所述第一外延层位于所述第二外延层上方，所述第二外延层的电阻率大于所述第一外延层的电阻率；

步骤二、在所述第一外延层表面淀积形成硬膜；

步骤三、对所述外延层进行沟槽刻蚀形成第一沟槽；

步骤四、对所述第一沟槽进行离子注入形成沟槽离子注入区；

步骤五、在所述第一沟槽中淀积形成场氧化层，所述场氧化层位于所述第一沟槽的侧壁和底部，所述场氧化层之间形成有第二沟槽；

步骤六、在所述第二沟槽中淀积形成第一多晶层；

步骤七、采用第一掩膜板对所述场氧化层进行刻蚀形成多个第三沟槽，多个所述第三沟槽与所述第一多晶层之间形成有栅氧化层；

步骤八、对所述第三沟槽进行淀积形成栅极；

步骤九、在所述第一外延层上形成阱区、源极、层间绝缘层、金属层，所述源极与所述第一多晶层连接。

优选的，所述第一多晶层由多晶硅组成。