[发明专利]一种低单粒子敏感性的抗SEU存储单元电路

权利要求书

1.一种低单粒子敏感性的抗SEU存储单元电路，其特征在于，包括：存储电路、反馈电路和存取电路；存储电路用于存储抗SEU存储单元电路的数据信息，反馈电路能够在抗SEU存储单元电路的存储电路发生翻转后进行反馈，恢复存储电路的数据信息，存取电路用于外部对抗SEU存储单元电路的读写操作访问；

存储电路，包括PMOS晶体管P1、PMOS晶体管P2、NMOS晶体管N1、NMOS晶体管N2、NMOS晶体管N3、NMOS晶体管N4；

反馈电路，包括PMOS晶体管P3、PMOS晶体管P4、NMOS晶体管N5、NMOS晶体管N6；

存取电路，包括NMOS晶体管N7和NMOS晶体管N8；

其中，PMOS晶体管P1、PMOS晶体管P2、PMOS晶体管P3、PMOS晶体管P4的源端接电源电压，NMOS晶体管N1、NMOS晶体管N2、NMOS晶体管N5、NMOS晶体管N6的源端接电源地；

NMOS晶体管N7源端连接位线BL，NMOS晶体管N7漏端连接存储节点Q；NMOS晶体管N8源端连接位线BLB，漏端连接存储节点QB；字线WL连接并控制NMOS晶体管N7和NMOS晶体管N8的栅端，完成对抗SEU存储单元电路的读写操作；

NMOS晶体管N1的漏端节点为存储节点Q，该节点同时连接NMOS晶体管N2、PMOS晶体管P2的栅端、NMOS晶体管N5的栅端以及NMOS晶体管N3的源端；NMOS晶体管N2的漏端节点为存储节点QB，该节点同时连接NMOS晶体管N1、PMOS晶体管P1的栅端、NMOS晶体管N6的栅端以及NMOS晶体管N4的源端；

存储电路中PMOS晶体管P1的漏端节点为次存储节点Q1，该节点同时与NMOS晶体管N3的漏端相连；存储电路中PMOS晶体管P2的漏端节点为次存储节点Q1B，该节点同时与NMOS晶体管N4的漏端相连；

反馈电路中NMOS晶体管N5的漏端为反馈节点S0，该节点同时连接PMOS管P3的漏端和PMOS晶体管P4栅端，此外S0作为反馈节点连接并控制存储电路中NMOS晶体管N4的栅端，NMOS晶体管N6的漏端为反馈节点S1，该节点同时连接PMOS管P4的漏端和PMOS晶体管P3的栅端，此外S1作为反馈节点连接并控制存储电路中NMOS晶体管N3的栅端。

2.根据权利要求1所述的一种低单粒子敏感性的抗SEU存储单元电路，其特征在于：当Q节点电压为高电平时，QB为低电压，S0节点为低电平，S1节点为高电平，此时抗SEU存储单元电路存储数据1；当Q节点电压为低电平时，QB为高电平，S0节点处于高电平，S1为低电平，此时抗SEU存储单元电路存储数据0；由于NMOS晶体管N3和NMOS晶体管N4的阈值电压损失，实际存储的1电平是一个略低于电源电压的弱1电平；此外，存储数据1或是数据0时，Q1和Q1B均为高电平。

3.根据权利要求1所述的一种低单粒子敏感性的抗SEU存储单元电路，其特征在于：抗SEU存储单元电路存储数据1时，存储电路中P1导通，NMOS晶体管N1关闭，由反馈节点S1控制的NMOS晶体管N3处于导通状态，故Q稳定在1状态，Q1与Q电平相同；同时NMOS晶体管N2导通，反馈节点S0控制的NMOS晶体管N4截止，因此QB稳定在0电平，Q1B被弱导通的PMOS晶体管P2管维持在高电平；另外，NMOS晶体管N4开启PMOS晶体管P3关闭，S0节点稳定在0电平，NMOS晶体管N6截止同时PMOS晶体管P4导通，S1稳定在高电平；反之，当电路存储数据0时，存储电路中PMOS晶体管P2导通，NMOS晶体管N2关闭，由反馈节点S0控制的NMOS晶体管N4处于导通状态，故QB稳定在1状态，Q1B与QB电平相同；同时，NMOS晶体管N1导通，反馈节点S1控制的NMOS晶体管N3关闭，因此Q稳定在0电平，Q1被弱导通的PMOS晶体管P1管维持在高电平不变；数据1或0可以稳定存储在抗SEU存储单元电路中。