[发明专利]网表仿真验证方法和装置

说明书

本发明提供了一种网表仿真验证方法和装置，属于集成电路设计技术领域。本发明提供的网表仿真验证方法和装置，根据待测试的子模块的验证环境，例化全系统网表，然后可以采用已有的测试用例，在全系统网表中对待测试的子模块进行仿真验证。从而实现了前仿真和后仿真的无缝对接，加快了网表仿真验证的速度。子模块验证人员无需重新熟悉全系统测试环境和全系统功能RTL，即可以对仿真问题展开定位，避免把时间浪费在测试环境和无关测试功能的RTL代码上，提高了工作效率，节省了人力成本。

技术领域

本发明涉及集成电路设计技术领域，具体而言，涉及一种网表仿真验证方法和装置。

背景技术

随着微电子设计技术的发展，数字集成电路已经从电子管、晶体管、中小规模集成电路、超大规模集成电路逐步发展到今天的专用集成电路(Application SpecificIntegrated Circuit，ASIC)。人们在工作和生活中用到的一些产品，如计算机、手机、数字电视等都运用了复杂的专用数字集成电路，而数字逻辑器件也从简单的逻辑门发展到了复杂的SOC(System On Chip,片上系统)，对复杂系统提供了灵活的支撑。

随着数字电路系统的不断发展，系统的逻辑复杂度与规模日益增加，数字系统的设计方法也不断演进，电子辅助设计(Electronic Design Automation，EDA)工具的应用范围越来越广泛。使用硬件描述语言(Hardware Discription Language，HDL)可以从算法、系统级(System Level)、功能模块级、行为级、寄存器传输级(RTL，Register TransferLevel)、门级(Gate Level)等不同层次描述数字电路系统，然后通过EDA工具综合，仿真并实现该数字电路系统。

数字电路的设计过程中，仿真与验证是一个重要的环节，它能检查所设计的电路是否符合要求。仿真可以分为前仿真和后仿真，前仿真是功能仿真，即针对RTL的仿真，目标是分析电路的逻辑关系的正确性，仿真速度快，可以根据需要观察电路输进输出端口和电路内部任一信号和寄存器的波形。后仿真，是门级网表的仿真，是将电路的门延迟参数和各种电路单元之间的连线情况考虑在内后进行仿真，得到的仿真结果接近真实的应用情况。一个完整的电路设计过程，应该包括前仿真和后仿真两个过程。

目前可以使用formality工具或STA工具进行RTL和门级网表的比较，保证综合后网表和RTL的一致性。但formality工具只能保证RTL和门级网表的功能等价，而不能保证时序的正确。STA工具可以检查时序，但前提是所有约束都正确并且有足够高的STA覆盖率(100％)，另外STA只能检查同步逻辑，无法检测异步设计中的缺陷。因此，需要对全系统进行网表仿真。网表仿真在ASIC设计的流程中是不可缺少的一个重要步骤。

随着数字电路系统(例如，集成电路芯片)的规模越来越大，在前仿真(功能仿真)阶段不得不把整个芯片根据功能的耦合度拆分为多个子模块。比较复杂的芯片，子模块达到10个到20个之多。每个子模块都由不同的验证人员负责，对其进行测试环境的搭建和功能用例的开发。而到了网表仿真阶段，DC综合或者PR布局布线后产生的网表都是基于全系统产生的。在对单个子模块进行网表仿真时，各个子模块的验证人员只能采用整张网表进行仿真，只能使用全系统的验证环境，这就造成子模块验证人员必须重新学习全系统的验证环境。

例如，在网表仿真的编译环节，由于子模块验证人员对全系统验证环境和RTL代码不熟悉，加之网表仿真每一次编译的时间很长，造成编译定位问题会花费很多时间。在编写测试用例环节，原有的测试用例是基于子模块验证环境的，测试用例不能继承，必须按照全系统的验证环境重新开发，也会花费很多时间。在运行测试用例环节，由于整个系统的网表包含大量的逻辑器件，仿真时间很慢，一般需要几个小时，规模大的逻辑网表需要2到3天，甚至1星期。这是一个漫长的等待期。若经过漫长的等待，打开仿真波形，查看仿真运行结构时，发现芯片管脚各种不定态与高阻态，追踪各个信号，发现不定态蔓延到芯片的各个角落，子模块验证人员本身对全系统不熟悉，在观测内部节点波形时比较困难，不知道从何处进行定位。