[发明专利]谐振时钟电路和集成电路的制造方法

说明书

本发明公开了一种谐振时钟电路和集成电路的制造方法。该谐振时钟电路包括半导体硅片，半导体硅片上包括时钟驱动器、时钟网格、可调电阻；印制电路板，印制电路板上设置有谐振电感和/或去耦电容。解决了现有技术中，谐振时钟过多占用硅片面积而造成集成电路的成本较高的问题。

技术领域

本发明涉及集成电路技术领域，具体涉及一种谐振时钟电路和集成电路的制造方法。

背景技术

随着集成电路技术的发展，芯片的规模越来越大，时钟网格日趋庞大带来了功耗和时钟偏斜的问题。LC谐振时钟的出现，较好的解决了功耗、时钟偏斜和抖动的问题，但是在半导体硅片上设置电感和电容会占用大量的半导体硅片的面积，提高集成电路的制造成本。

发明内容

有鉴于此，本发明实施例提供了一种集成电路的谐振时钟和集成电路的封装方法，以解决现有技术中，集成电路的制造成本较高的问题。

本发明实施例提供了一种谐振时钟电路，包括：半导体硅片，半导体硅片上包括时钟驱动器、时钟网格、可调电阻；印制电路板，印制电路板上设置有谐振电感和/或去耦电容。

可选地，该谐振时钟电路包括：第一子电路，包括所述时钟驱动器及所述时钟网格；第二子电路，与所述第一子电路串联连接，包括所述可调电阻，所述谐振电感和所述去耦电容。

可选地，在第一子电路中：时钟驱动器的一端与时钟网格的寄生等效电容的一端连接于第一点，时钟网格的寄生等效电容的另一端与地连接，其中，第一点与第二子电路连接，或者，时钟驱动器的另一端与第二子电路连接。

可选地，在第二子电路中：可调电阻、谐振电感与去耦电容依次串联连接，去耦电容的另一端与地连接，其中，可调电阻的另一端与第一子电路连接，或者，谐振电感与去耦电容的连接点与第一子电路连接；或者谐振电感、可调电阻与去耦电容依次串联连接，去耦电容的另一端与地连接，其中，谐振电感的另一端与第一子电路连接，或者，可调电阻与去耦电容的连接点与第一子电路连接。

可选地，设置于印制电路板上的去耦电容采用具有平面叉指结构的电容，去耦电容通过封装铜柱与设置在半导体硅片上的元件连接。

可选地，设置于印制电路板上的谐振电感采用单层或多层的螺旋电感，谐振电感通过封装铜柱与设置在半导体硅片上的元件连接。

本发明实施例还提供了一种集成电路的制造方法，包括：将半导体硅片与印制电路板相对设置，其中，使半导体硅片上蚀刻有电气元件的一侧，与印制电路板上设置有电气元件的一侧相对；通过封装铜柱连接半导体硅片上的电气元件与印制电路板上电气元件，其中，封装铜柱的一端与半导体硅片上的接触点连接，封装铜柱的另一端与印制电路板的接触点连接；放置半导体硅片于印制电路板上，将半导体硅片封装在印制电路板上。

本发明实施例通过半导体硅片，半导体硅片上包括时钟驱动器、时钟网格、可调电阻，或谐振电感，或去耦电容；印制电路板，印制电路板上设置有谐振电感和/或去耦电容的方式，解决了现有技术中，集成电路的制造成本较高的问题。

附图说明

通过参考附图会更加清楚的理解本发明的特征和优点，附图是示意性的而不应理解为对本发明进行任何限制，在附图中：

图1示出了本发明实施例一种可选的谐振时钟电路的示意图；

图2示出了本发明实施例一种可选的谐振时钟电路的电路图；

图3a示出了本发明实施例一种可选的时钟网格的连接示意图；

图3b示出了本发明实施例一种可选的时钟网格的寄生等效电容的连接示意图；

图4示出了本发明实施例一种可选的集成电路的封装方法的流程图。

具体实施方式