[发明专利]包括着落垫的半导体器件

说明书

一种半导体器件包括：包括有源区域的衬底；沿着平行于衬底的上表面的第一方向在衬底上延伸的多个导电线结构；在衬底上形成于所述多个导电线结构之间并连接到有源区域的多个接触插塞；分别连接到所述多个接触插塞的多个着落垫；着落垫绝缘图案，其围绕所述多个着落垫的至少一部分，并且将所述多个着落垫当中的第一着落垫与邻近于第一着落垫的第二着落垫电分离；以及导电阻挡层，其在所述多个导电线结构与所述多个着落垫之间，其中阻挡底切区域形成在着落垫绝缘图案和导电阻挡层彼此接触的部分中。

技术领域

本发明构思涉及半导体器件，更具体地，涉及包括用于将衬底的有源区域与电容器的下电极连接的着落垫(landing pad)的半导体器件。

背景技术

随着半导体器件的集成度增加，半导体器件的元件的设计规则减少。在高度地按比例缩放的半导体器件中，多个布线的剖面面积以及其间的接触插塞的剖面面积正逐渐减小。因此，当通过接触插塞将电容器下电极(其形成在具有减小的剖面面积的接触插塞上)连接到衬底的有源区域时，发生着落垫(其将接触插塞与电容器下电极连接)的桥现象(bridge phenomenon)。

发明内容

本发明构思提供了防止相邻着落垫之间的桥故障的半导体器件。

根据本发明构思的一方面，提供了一种半导体器件，其包括：包括有源区域的衬底；沿着平行于衬底的上表面的第一方向在衬底上延伸的多个导电线结构；在衬底上形成于所述多个导电线结构之间并连接到有源区域的多个接触插塞；分别连接到所述多个接触插塞的多个着落垫；着落垫绝缘图案，其围绕所述多个着落垫的至少一部分并将所述多个着落垫中的第一着落垫与邻近于第一着落垫的第二着落垫电分离；以及在所述多个导电线结构与所述多个着落垫之间的导电阻挡层，其中阻挡底切区域形成在着落垫绝缘图案和导电阻挡层彼此接触的部分中。

根据本发明构思的另一方面，提供了一种半导体器件，其包括：包括有源区域的衬底；沿着平行于衬底的上表面的第一方向在衬底上延伸的多个导电线结构；在衬底上形成于所述多个导电线结构之间并连接到有源区域的多个接触插塞；分别连接到所述多个接触插塞的多个着落垫；围绕所述多个着落垫的着落垫绝缘图案；在所述多个导电线结构与所述多个着落垫之间的导电阻挡层；以及绝缘间隔物结构，其设置在所述多个导电线结构的侧壁上、在所述多个导电线结构与导电阻挡层之间，并具有在平行于衬底的上表面且垂直于第一方向的第二方向上的小于第二方向上的下部宽度的上部宽度，其中阻挡底切区域形成在着落垫绝缘图案和导电阻挡层彼此接触的部分中。

根据本发明构思的另一方面，提供了一种半导体器件，其包括：包括有源区域的衬底；沿着平行于衬底的上表面的第一方向在衬底上延伸的多个导电线结构；绝缘间隔物结构，其设置在所述多个导电线结构的侧壁上并具有大于上部宽度的下部宽度；多个接触插塞，所述多个接触插塞在所述多个导电线结构之间形成在衬底上，连接到有源区域，并具有第一宽度；以及多个着落垫，所述多个着落垫分别连接到所述多个接触插塞，并包括具有第二宽度的下部区域，第二宽度大于第一宽度。

附图说明

本发明构思的实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：

图1是根据本发明构思的示例实施方式的半导体器件的单元阵列区域的示意性平面布局；

图2是根据本发明构思的示例实施方式的半导体器件的主要剖视图；

图3是用于描述根据本发明构思的示例实施方式的半导体器件的主要部分的放大图；

图4是用于描述根据本发明构思的示例实施方式的半导体器件的主要部分的俯视图；

图5是用于描述制造根据本发明构思的示例实施方式的半导体器件的主要部分的方法的放大图；

图6是根据本发明构思的示例实施方式的半导体器件的主要剖视图；

图7是根据本发明构思的示例实施方式的半导体器件的主要剖视图；