[发明专利]用于确定具有多个数据元素的数据集合中的最小的两个值的方法及装置

权利要求书

1.一种具有包括2MIN指令的指令集架构ISA的处理器，所述2MIN指令具有定义第一寄存器的第一操作数，其中要加载包括第一和第二当前最小值的数据参数或者其中当前存储第一和第二当前最小值，并具有定义第二寄存器的第二操作数，其中在2MIN指令的执行期间加载至少一个比较值，其中在所述2MIN指令完成后2MIN指令输出在第一和第二当前最小值以及存储在所述第一寄存器中的所述至少一个比较值之中的两个最小值。

2.权利要求1所述的处理器，其中有序地输出两个最小值。

3.权利要求1或2所述的处理器，其中无序地输出两个最小值。

4.权利要求1或2所述的处理器，其中将第一和第二当前最小值加载到单个寄存器中，作为第一当前最小值之后是第二当前最小值的并置。

5.权利要求1或2所述的处理器，其中ISA包括多个微代码指令，并且其中经由从所述多个微代码指令之中的微代码指令的使用而至少部分地实现2MIN指令。

6.权利要求1或2所述的处理器，其中所述至少一个比较值是第一和第二比较值，并且2MIN指令输出在第一和第二当前最小值以及第一和第二比较值之中的两个最小值。

7.权利要求1或2所述的处理器，其中在硬件电路中实现2MIN指令，所述硬件电路包括：

具有较高[63:32]和较低[31:0]32位部分的64位寄存器，64位寄存器用以将第一最小值min1存储在较高[63:32]部分中并且将第二最小值min2存储在较低[31:0]部分中；

32位寄存器，用以存储比较值src2；

第一比较器，其耦合到32位寄存器以接收src2值并且耦合到64位寄存器的较低[31:0]部分以接收min2值；

第二比较器，其耦合到32位寄存器以接收src2值并且耦合到64位寄存器的较高[63:32]部分以接收min1值；以及

多路复用器，其具有耦合到64位寄存器的较高[63:32]部分以接收min1值的第一输入、耦合到32位寄存器以接收src2值的第二输入、分别耦合到第一和第二比较器的输出的第一和第二控制输入、耦合到64位寄存器的较高[63:32]部分的第一输出，以及耦合到64位寄存器的较低[31:0]部分的第二输出。

8.权利要求7所述的处理器，其中min1 ≤ min2，指令的输出被存储作为存储在64位寄存器中的第一和第二输出最小值的并置，并且硬件电路包括逻辑，所述逻辑被配置成：

如果src2 ≥ min2，则输出min1并上min2；

如果src2  min2且src2 ≥ min1，则输出min1并上src2；以及

如果src2  min2且src2  min1，则输出src2并上min1。