[发明专利]有源栅极之上的栅极触点结构及其制造方法

说明书

描述了布置在栅极的有源部分上的栅极触点结构以及形成这种栅极触点结构的方法。例如，一种半导体结构包括具有有源区和隔离区的衬底。栅极结构具有布置在所述衬底的有源区上的部分和布置在所述衬底的隔离区上的部分。源极区和漏极区布置在所述衬底的有源区中、并且位于所述栅极结构的布置在有源区上的部分的任一侧上。栅极触点结构布置在所述栅极结构的布置在所述衬底的有源区上的部分上。

本申请为分案申请，其原申请的申请日是2013年8月28日，申请号为201380043706.X，发明名称为“有源栅极之上的栅极触点结构及其制造方法”。

技术领域

本发明的实施例涉及半导体器件和工艺的领域，具体而言，涉及布置在栅极的有源部分之上的栅极触点结构以及形成这种栅极触点结构的方法。

背景技术

过去几十年中，集成电路中的特征的缩放已经成为日益增长的半导体工业背后的驱动力。缩小到越来越小的特征实现了功能单元在半导体芯片的有限基板面上增大的密度。例如，减小晶体管尺寸允许在芯片上包含增大数量的存储或逻辑器件，导致制造出具有增大容量的产品。但对于更大容量的驱策并非没有问题。优化每一个器件的性能的必要性变得日益显著。

在集成电路器件的制造中，诸如三栅晶体管之类的多栅晶体管随着器件尺寸不断缩小而变得更为普遍。在传统工艺中，通常在体硅衬底或者绝缘体上硅衬底上制造三栅晶体管。在一些情况下，体硅衬底由于其成本较低，并且因为它们实现了不太复杂的三栅制造工艺而是优选的。

但缩小三栅晶体管的尺寸并非没有后患。随着微电子电路的这些基本构件块的尺寸减小，以及随着在给定区域中制造的基本构件块的绝对数量增大，对于用于形成这些构件块的图案的光刻工艺的约束变得难以克服。具体而言，在半导体叠置体中的图案化的特征的最小尺寸(临界尺寸)与这种特征之间的间隔之间存在折衷。

附图说明

图1A示出了具有被布置在栅极电极的无源部分上的栅极触点的半导体器件的平面图。

图1B示出了具有被布置在栅极电极的无源部分上的栅极触点的平面半导体器件的横截面图。

图1C示出了具有被布置在栅极电极的无源部分上的栅极触点的非平面半导体器件的横截面图。

图2A示出了根据本发明的实施例的具有被布置在栅极电极的有源部分上的栅极触点过孔的半导体器件的平面图。

图2B示出了根据本发明的实施例的具有被布置在栅极电极的有源部分上的栅极触点过孔的平面半导体器件的横截面图。

图2C示出了根据本发明的实施例的具有被布置在栅极电极的有源部分上的栅极触点过孔的非平面半导体器件的横截面图。

图3A-3F示出了表示根据本发明的实施例的在制造半导体结构的方法中的不同操作的横截面图，所述半导体结构具有被布置在栅极的有源部分上的栅极触点结构，其中：

图3A示出了在沟槽触点形成之后的半导体结构；

图3B示出了在图3A的结构的间隔体内的沟槽触点的凹陷和在其上的绝缘帽盖层的形成；

图3C示出了在图3B的结构上的层间电介质(ILD)和硬掩模叠置体的形成和图案化；

图3D示出了过孔开口在层间电介质(ILD)中的形成以及从金属(0)沟槽到图3C的结构的一个或多个凹陷沟槽触点的延伸；

图3E示出了过孔开口在层间电介质(ILD)中的形成以及从金属(0)沟槽到图3D的结构的一个或多个栅极叠置体结构的延伸；

图3F示出了在相关于图3E所述的结构的金属(0)沟槽与过孔开口中的金属触点结构的形成。

图4示出了根据本发明的另一个实施例的具有被布置在栅极电极的有源部分上的栅极触点过孔的另一个非平面半导体器件的横截面图。