[发明专利]一种用于芯片验证的寄存器生成方法装置在审
| 申请号： | 201711397910.8 | 申请日： | 2017-12-21 |
| 公开（公告）号： | CN108153961A | 公开（公告）日： | 2018-06-12 |
| 发明（设计）人： | 唐飞;陈曦;常志恒 | 申请（专利权）人： | 盛科网络（苏州）有限公司 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50 |
| 代理公司： | 苏州威世朋知识产权代理事务所(普通合伙) 32235 | 代理人： | 杨林洁 |
| 地址： | 215021 江苏省苏州市*** | 国省代码： | 江苏;32 |
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| 摘要： | |||
| 搜索关键词： | 寄存器 设计规范 芯片验证 验证平台 解析 | ||
1.一种用于芯片验证的寄存器生成方法，其特征在于，包括以下步骤：
接收用于寄存器的设计规范；
解析所述设计规范并生成寄存器。
2.根据权利要求1所述的寄存器生成方法，其特征在于，所述生成寄存器，包括：
生成符合SystemVerilog规范的寄存器。
3.根据权利要求1所述的寄存器生成方法，其特征在于，还包括以下步骤：编译所述寄存器。
4.根据权利要求3所述的寄存器生成方法，其特征在于，还包括以下步骤：开始仿真，调用模型初始化任务并初始化寄存器存储器。
5.根据权利要求4所述的寄存器生成方法，其特征在于，还包括以下步骤：在仿真结束时，获取所述寄存器中的值。
6.一种用于芯片验证的寄存器生成装置，其特征在于，包括以下模块：
初始化模块，用于接收用于寄存器的设计规范；
寄存器生成模块，用于解析所述设计规范并生成寄存器。
7.根据权利要求6所述的寄存器生成装置，其特征在于，所述寄存器生成模块，还用于：生成符合SystemVerilog规范的寄存器。
8.根据权利要求6所述的寄存器生成装置，其特征在于，还包括以下模块：编译模块，用于编译所述寄存器。
9.根据权利要求8所述的寄存器生成装置，其特征在于，还包括以下模块：仿真模块，用于开始仿真，调用模型初始化任务并初始化寄存器存储器。
10.根据权利要求9所述的寄存器生成装置，其特征在于，还包括以下模块：读取模块，用于在仿真结束时，获取所述寄存器中的值。
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