[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，形成方法包括：提供衬底，衬底上具有凸出于衬底表面的鳍部，鳍部顶部具有至少一组堆叠结构，其中，每组堆叠结构的堆叠方向垂直衬底表面，每组堆叠结构包括第一牺牲层以及位于第一牺牲层顶部的半导体层；形成横跨堆叠结构的部分顶部和侧壁的伪栅；在伪栅两侧的堆叠结构内形成凹槽；形成填充满凹槽的第二牺牲层；在衬底上形成介质层，介质层覆盖第二牺牲层表面和伪栅侧壁；去除伪栅，形成沟槽；去除第一牺牲层，形成孔洞；形成填充满沟槽的第一金属栅和填充满孔洞的第二金属栅；去除第二牺牲层顶部的介质层，去除第二牺牲层，形成开口；形成填充满开口的应力层。本发明可避免应力层应力释放，改善半导体结构的性能。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方 法。

背景技术

载流子迁移率对半导体结构的电学性能具有重要影响，人们经研究发现， 在源漏掺杂区引入应力层，使源漏掺杂区对沟道产生应力，有利于减少载流 子的有效质量以及各向异性散射几率，可提高载流子迁移率。其中，PMOS 区域上的应力层材料为压应力材料；NMOS区域上的应力层材料为张应力材 料。

所述应力层的形成依赖于不同材料的晶格常数的差异。以在锗硅衬底上 生长硅层为例，由于硅的晶格常数小于锗硅合金的晶格常数，因而在锗硅衬 底与硅层间存在晶格失配，硅层在平行衬底方向受到张应力，硅层的晶格被 拉伸而形成应变硅层。

然而，尽管在半导体结构中引入应力层，半导体结构的性能仍有待提高。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，可避免应力层 发生应力释放，从而改善半导体结构的性能。

为解决上述问题，本发明提供一种半导体结构形成方法，包括：提供衬 底，所述衬底上具有凸出于衬底表面的鳍部，所述鳍部顶部表面具有至少一 组堆叠结构，其中，每组堆叠结构的堆叠方向垂直于所述衬底表面，且每组 堆叠结构包括第一牺牲层以及位于所述第一牺牲层顶部的半导体层；形成横 跨所述堆叠结构的部分顶部和侧壁表面的伪栅；在所述伪栅两侧的堆叠结构 内形成凹槽；形成填充满所述凹槽的第二牺牲层；在所述衬底上形成介质层， 所述介质层覆盖所述第二牺牲层表面以及所述伪栅侧壁；去除所述伪栅，形成沟槽；去除所述第一牺牲层，在所述堆叠结构内形成孔洞；形成填充满所 述沟槽的第一金属栅以及填充满所述孔洞的第二金属栅；形成所述第一金属 栅以及第二金属栅后，去除所述第二牺牲层顶部的所述介质层，并去除所述 第二牺牲层，在所述堆叠结构内形成开口；形成填充满所述开口的应力层。

可选的，形成所述第一金属栅以及所述第二金属栅的工艺包括退火处理。

可选的，所述退火处理的温度为800℃～1000℃。

可选的，所述第一金属栅的材料和第二金属栅的材料相同。

可选的，在同一道工艺步骤中，形成所述第一金属栅和第二金属栅。

可选的，在每组堆叠结构中，所述第一牺牲层厚度与所述半导体层厚度 的比值为0.5～2。

可选的，形成所述第二牺牲层的工艺为选择性外延生长工艺。

可选的，所述第二牺牲层的材料为硅、锗、碳化硅或锗化硅。

可选的，形成所述应力层的工艺为选择性外延生长工艺。

可选的，所述衬底上还具有隔离层，所述隔离层覆盖所述鳍部的侧壁， 且所述隔离层顶部与所述鳍部顶部齐平。

可选的，采用横向刻蚀工艺刻蚀去除所述第一牺牲层。

可选的，所述横向刻蚀工艺所采用的溶液包括盐酸，所述盐酸的质量分 数为30％～90％，溶液温度为150℃～750℃。