[发明专利]基于训练序列的FPGA多通道串行数据动态对齐方法

权利要求书

1.一种基于训练序列的FPGA多通道串行数据动态对齐方法，其特征在于，包括以下步骤：

步骤1、将各通道高速串行数据进行串行转并行操作；

步骤2、检测并补偿各通道时钟锁存边沿与数据中心的偏移量，进行位对齐；

步骤3、对输出的并行数据进行滑位操作，进行字对齐；

步骤4、将各通道输出的并行数据进行相同延时，进行通道对齐。

2.根据权利要求1所述的基于训练序列的FPGA多通道串行数据动态对齐方法，其特征在于，步骤2中所述检测并补偿各通道时钟锁存边沿与数据中心的偏移量，进行位对齐，具体过程为：

步骤2-1、配置数据发送端持续输出训练序列，对各通道串行数据进行延时操作，延时单位小于当前位数据周期的十分之一，并记录延时单位个数；

步骤2-2、对步骤1输出的并行数据进行连续检测，若前一个数据与当前数据不同，则记录此时的延时单位个数cnt_delay1；

步骤2-3、在步骤2-2的基础上继续增加延时单位个数，直到检测出第二次连续两个数据不同时，记录此时的延时单位个数cnt_delay2；

步骤2-4、在步骤2-3的基础上，将各数据通道延时单位个数复位到0；

步骤2-5、将延时单位个数增加到cnt_delay_center，此时锁存时钟的锁存沿与数据通道的位数据中心对齐，实现了位对齐；其中，cnt_delay_center为(cnt_delay1+cnt_delay2)/2。

3.根据权利要求1所述的基于训练序列的FPGA多通道串行数据动态对齐方法，其特征在于，步骤3中所述对输出的并行数据进行滑位操作，进行字对齐，步骤如下：

步骤3-1、完成步骤2操作实现位对齐后，对步骤1输出的并行数据与training_word进行比较，其中training_word为数据发送端定义的固定字格式；

步骤3-2、若当前并行数据与training_word不相同，则进行一次滑位操作，继续检测当前并行数据与training_word是否相同；

步骤3-3、若当前并行数据与training_word相同，则结束滑位操作，实现字对齐，否则返回步骤3-2。

4.根据权利要求1所述的基于训练序列的FPGA多通道串行数据动态对齐方法，其特征在于，步骤4中所述将各通道输出的并行数据进行相同延时，进行通道对齐，步骤如下：

步骤4-1、完成步骤3操作实现字对齐后，配置数据发送端发送一个字节的training_word，并设置计数器cnt为0，每输出一个并行数据cnt便自加1；

步骤4-2、对各通道当前输出并行数据进行检测，若当前并行数据等于training_word，则比较当前计数器cnt是否等于N，N为预先定义的延迟周期数；

步骤4-3、若各个通道的计数器cnt等于N，则结束通道对齐操作，并配置数据发送端进入正常工作模式；否则对当前并行数据延迟一个并行数据周期，并返回步骤4-1。

5.根据权利要求1、2、3或4所述的基于训练序列的FPGA多通道串行数据动态对齐方法，其特征在于，该方法采用的处理硬件平台为FPGA。

6.根据权利要求1、2、3或4所述的基于训练序列的FPGA多通道串行数据动态对齐方法，其特征在于，所述的多通道串行数据为图像信号。