[发明专利]3/4双模分频器

说明书

3/4双模分频器，包括：六级动态锁存器、一级反相器以及一级分频模式控制器。其中，第一级、第二级和第三级动态锁存器构成第一级D触发器；第四级、第五级、第六级动态锁存器、分频模式控制器与反相器构成第二级D触发器。本发明中的双模分频器，结构简单，晶体管数量少，面积小，关键路径延迟小。相比传统的基于MUX逻辑门的3/4双模分频器、基于NOR逻辑门的3/4双模分频器和目前最新的3/4双模分频器，最高工作频率分别提升了60.6％、41.2％和10.1％，功耗分别降低了25.1％、6.7％和3.3％。

技术领域

本发明涉及高频率低功耗的3/4双模分频器。

背景技术

随着物联网技术的发展，功耗已经成为了集成电路系统的重要指标，而功耗与工作频率的权衡已经成为了电路设计的核心课题。作为频率合成器中重要的一部分，分频器的设计也备受关注。传统的预分频器，通常采用2/3、4/5或更大的分频比，而对于一些特殊的分频比，例如7-11分频，通过3/4分频器的级联更容易实现。现有的3/4分频器，通常采用在两级D触发器之间外加逻辑门的方式实现，这种方法不仅会增加功耗和面积，也会增大关键路径的延迟，导致最大工作频率降低。

发明内容

本发明要克服现有技术的上述缺点，提供一种结构简单，功耗低、工作频率高的基于扩展真单相时钟D触发器的3/4双模分频器设计方案。

本发明实现上述目的所采用的技术方案为：

3/4双模分频器电路，由第一级D触发器与第二级D触发器组成；输入单相时钟信号CK，输出方波信号Q2；当模式控制信号MC为“0”时，实现四分频，当模式控制信号MC为“1”时，实现三分频；

其中，所述的第一级D触发器包括：

第一级动态锁存器、第二级动态锁存器与第三级动态锁存器；

所述的第二级D触发器包括：

第四级动态锁存器、第五级动态锁存器、第六级动态锁存器、反相器与模式控制器；

通过两级D触发器，在不同MC的控制情况下实现对输入单相时钟信号CK的三分频或四分频；

第一级动态锁存器～第六级动态锁存器都包含动态锁存器单元，所述的动态锁存器单元包括一个PMOS管与一个NMOS管组成；PMOS管的源极接电源，NMOS管的源极接地；

第一级、第三级、第四级动态锁存器的PMOS管的漏极、NMOS管的漏极与下一级动态锁存器的PMOS管的栅极相连，第二级、第五级动态锁存器的PMOS管的漏极、NMOS管的漏极与下一级动态锁存器的NMOS管的栅极相连，第六级动态锁存器的PMOS管的漏极、NMOS管的漏极与反相器的NMOS管的栅极和PMOS管的栅极相连，第一级、第二级、第四级、第五级动态锁存器的NMOS管的栅极、第三级与第六级动态锁存器的PMOS管的栅极与输入时钟信号CK相连；

所述的反相器包括：

一个PMOS管与一个NMOS管；PMOS管的源极接电源，NMOS管的源极接地，PMOS管的漏极、NMOS管的漏极与第一级动态锁存器的PMOS管的栅极相连；

所述的分频模式控制器包括两个NMOS管；分频模式控制器的一个NMOS管的漏极与第六级动态锁存器的NMOS管的栅极相连，栅极与第三级动态锁存器的NMOS管的栅极相连，源极与分频模式控制器的另一个NMOS管的漏极相连；分频模式控制器的另一个NMOS管的源极接地，栅极接模式控制信号MC。

进一步，实现三分频的过程如下：

步骤1、在输入时钟CK的第一个下降沿到来之前，输出节点为高电平。当输入时钟CK的第一个下降沿到来，第二级D触发器的输入节点变为低电平，由于模式控制器的作用，输出节点也变为低电平。