[发明专利]高效数字式八脉冲对消器实现方法

说明书

高效数字式八脉冲对消器实现方法，涉及雷达数字信号处理领域；包括如下步骤：步骤(一)、将接收到的八路雷达回拨数据写入片外存储器，进行存储；步骤(二)、采用片内存储管理单元同时读取片外存储器中的八路雷达回拨数据；步骤(三)、确定片内存储管理单元读取的八路雷达回拨数据分别对应的加权系数；并将八路雷达回拨数据分别与对应的加权系数相乘；步骤(四)、将带有加权系数的发送至外部八脉冲对消运算器，实现对消运算；本发明节省了7×2Mb容量的片内SRAM存储器，极大降低了设计规模和功耗，提高了八脉冲对消运算效率。

技术领域

本发明涉及一种雷达数字信号处理领域，特别是一种高效数字式八脉冲对消器实现方法。

背景技术

脉冲对消器是实现动目标显示(MTI)和动目标检测(MTD)两种杂波抑制技术的核心运算单元。

传统方式下的八脉冲对消器原理框图，包括延时线、加权系数、对消运算三个部分。其中，延时线的实现有模拟和数字两种实现方式，随着技术的发展，体积大、结构复杂且成本高、总延时量难以精确控制的模拟延时线逐渐被延时时间长、延时精度高、对消运算简便的数字延时线所替代。虽然数字延时线具有适应各类结构对消器的特点，但其不足之处是：延时线的引入带来对消运算效率的低下；同时，雷达回波信号的大数据量带来数字式延时线规模的增加，多个延时线的使用更加带来所需资源的急剧膨胀，增加了设计成本。

发明内容

本发明的目的在于克服现有技术的上述不足，提供高效数字式八脉冲对消器实现方法，节省了7×2Mb容量的片内SRAM存储器，极大降低了设计规模和功耗，提高了八脉冲对消运算效率。

本发明的上述目的是通过如下技术方案予以实现的：

高效数字式八脉冲对消器实现方法，包括如下步骤：

步骤(一)、将接收到的八路雷达回拨数据写入片外存储器，进行存储；

步骤(二)、采用片内存储管理单元同时读取片外存储器中的八路雷达回拨数据；

步骤(三)、确定片内存储管理单元读取的八路雷达回拨数据分别对应的加权系数；并将八路雷达回拨数据分别与对应的加权系数相乘；

步骤(四)、将带有加权系数的发送至外部八脉冲对消运算器，实现对消运算。

在上述的高效数字式八脉冲对消器实现方法，所述的步骤(一)中，每路雷达回拨数据为32K×64bit。

在上述的高效数字式八脉冲对消器实现方法，所述的步骤(二)中，采用2个片外存储器同时工作，当其中一个片外存储器写入八路雷达回拨数据过程中，片内存储管理单元实现对另一个片外存储器中八路雷达回拨数据的读取。

在上述的高效数字式八脉冲对消器实现方法，所述的步骤(三)中，确定八路雷达回拨数据分别对应加权系数的方法为：

设定二项式(a－b)⁸，二项式(a－b)⁸展开式的系数分别为1、-7、21、-35、35、-21、7和-1；1、-7、21、-35、35、-21、7和-1即为八路雷达回拨数据的加权系数。

在上述的高效数字式八脉冲对消器实现方法，所述的步骤(三)中，按时间顺序，第一路写入片外存储器的雷达回拨数据对应的加权系数为1；第二路写入片外存储器的雷达回拨数据对应的加权系数为-7；第三路写入片外存储器的雷达回拨数据对应的加权系数为21；第四路写入片外存储器的雷达回拨数据对应的加权系数为-35；第五路写入片外存储器的雷达回拨数据对应的加权系数为35；第六路写入片外存储器的雷达回拨数据对应的加权系数为-21；第七路写入片外存储器的雷达回拨数据对应的加权系数为7；第八路写入片外存储器的雷达回拨数据对应的加权系数为-1。