[发明专利]具有粗糙阻挡层的金属栅极的结构和方法

说明书

一种形成半导体器件的方法包括：接收具有衬底、位于衬底上方的栅极沟槽以及位于衬底上方并围绕栅极沟槽的介电层的结构。该方法还包括在栅极沟槽中形成栅极介电层、在栅极沟槽中并且在栅极介电层上方形成阻挡层以及处理阻挡层以使阻挡层的外表面粗糙，得到处理的阻挡层。该方法还包括在处理的阻挡层上方形成n型功函金属层。本发明实施例涉及具有粗糙阻挡层的金属栅极的结构和方法。

技术领域

本发明实施例涉及具有粗糙阻挡层的金属栅极的结构和方法。

背景技术

半导体集成电路(IC)工业经历了快速增长。IC材料和设计的技术进步产生了多代IC，其中，每一代IC都具有比前一代IC更小且更复杂的电路。在IC演进过程中，功能密度(即，单位芯片面积中的互连器件的数量)通常在增加，而几何尺寸(即，可使用制造工艺创建的最小组件(或线))却已减小。这种按比例缩小工艺通常通过增加产量效率和降低相关成本来提供很多益处。这种按比例缩小工艺也增大了加工和制造IC的复杂度。

例如，当制造诸如鳍式FET(FinFET)的场效应晶体管(FET)时，可以通过使用高k金属栅极代替通常的多晶硅栅极来改进器件性能。高k金属栅极的功函数可以通过选择高k金属栅极中的某些功函金属层的材料和厚度来调节。随着FET器件继续缩小，为了进一步加速FET器件的操作，期望栅极端子中的更低阈值电压(Vt)(与其功函数直接相关)。然而，由于考虑到栅极堆叠件工程和制造，所以难以持续降低现有高k金属栅极的功函数，特别是对于n型FET(或NFET)。例如，为了减少高k介电层与功函金属层之间的相互作用，通常在它们之间放置阻挡层。该阻挡层有时会增加金属栅极的功函数。

发明内容

根据本发明的一些实施例，提供了一种形成半导体器件的方法，包括：接收具有衬底、位于所述衬底上方的栅极沟槽和位于所述衬底上方并且围绕所述栅极沟槽的介电层的结构；在所述栅极沟槽中形成栅极介电层；在所述栅极沟槽中并且在所述栅极介电层上方形成阻挡层；处理所述阻挡层以使所述阻挡层的外表面粗糙，得到处理的阻挡层；以及在所述处理的阻挡层上方形成n型功函金属层。

根据本发明的另一些实施例，还提供了一种形成半导体器件的方法，包括：接收具有衬底、位于所述衬底上方的第一栅极沟槽和第二栅极沟槽以及位于所述衬底上方并且围绕所述第一栅极沟槽和所述第二栅极沟槽的介电层的结构；在所述第一栅极沟槽和所述第二栅极沟槽中沉积栅极介电层；在所述第一栅极沟槽和所述第二栅极沟槽中并且在所述栅极介电层上方沉积阻挡层；在所述第一栅极沟槽和所述第二栅极沟槽中并且在所述阻挡层上方沉积p型功函金属层；形成覆盖所述第二栅极沟槽的图案化的掩模；从所述第一栅极沟槽去除所述p型功函金属层，从而暴露所述第一栅极沟槽中的阻挡层；在从所述第一栅极沟槽去除所述p型功函金属层之后，去除所述图案化的掩模；处理所述第一栅极沟槽中的阻挡层以使所述阻挡层的外表面粗糙；以及在处理所述阻挡层之后，在所述第一栅极沟槽和所述第二栅极沟槽中沉积n型功函金属层。

根据本发明的又一些实施例，还提供了一种半导体结构，包括：衬底；栅极堆叠件，位于所述衬底上方；以及源极和漏极部件，邻近所述栅极堆叠件，其中，所述栅极堆叠件包括：高k介电层，阻挡层，位于所述高k介电层上方，所述阻挡层具有粗糙表面，和n型功函金属层，位于所述粗糙表面上方。

附图说明

当结合附图进行阅读时，从以下详细描述可更好地理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出根据本发明的方面构造的高k金属栅极堆叠件。

图2A和图2B示出根据本发明的各个方面的制造半导体器件的方法的流程图。

图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14和图15是根据一些实施例的根据图2A和图2B的方法形成半导体器件的截面图。

具体实施方式